JPS59220823A - インタフエ−ス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）発明の技術分野 本発明は複数のサブチャネルを有する通信制御装置の如
き人出力制御装置に関し、特に、制御プログラムから発
生ずる終結又は非同ＸＵ＋ステータスをチャネルに報告
するインフッニス制御回路における制御方式に関する。

（ロ）従来技術と問題点 従来のプログラム制御の通信制御ＦＩＩ＋装置において
は、装置のインタフェース制御回路はただ１個の終結ス
テータスレジスタのみを有していた。通信制御装置の制
御プログラムは、終結ステータスの発生により、該レジ
スタにステータスを、サブチャネルアドレスレジスタに
アドレスを格納し、ステータス有効ラッチをセットする
。これによりインタフェース制御回路はマルチプレクサ
チャネルに対して該サブチャネルのアドレスを用いて割
込み動作を開始する。この結果割込みが成功すれば報告
終了のラッチを、スタック指示を受ければスタックのラ
ンチを、それぞれセノトシた後に制御プログラムに割込
みを行う。制御プログラムは、この割込みにより、終結
要求のブＩ」ダラムキューに従って次の終結を報告すべ
きザブチャネルのアドレスをザブチャネルアドレスレジ
スタに、ステータスを終結ステータスレジスタにそれぞ
れセットし、ステータス有効ランチをセットして次の終
結動作を指示する。このとき先の終結要求がスタックさ
れていたならば、このステータスばザプレ＼ ス可能ステータスとして１ランク優先順位の低いサプレ
ス可能ステータスキューの最後位に組込まれる。コマン
ドの実行と非同期に発生するアテンション等の非同期ス
テータスの１告要求も、同様にサプレス可能ステータス
キューに組込まれる。

制御プログラムは、終結ステータスのキューが存在しな
いときインタフェース制御回路に対し、サブレスアラ１
−オフ監視ランチをセソ１〜してサプレスアウトのオフ
状態が発生ずるのをｊＪ一つ。この状−’ｂが発生ずる
とインタフェース制御回路は、制御プログラムに対して
サプレス７ウトオフの割込みを生じる。この割込みによ
り制御プログラムはサプレス可能ステータスキューから
最」１位のザブチャネルのアドレスとステータスをザブ
チャネルアドレスレジスタと終結ステータスレジスタに
それぞれセットし、ステータス有効ランチをセットして
終結動作をインタフェース制御回路に指示する。

この制御方式は、制御プログラムからの終結ステータス
のセントとインターフェース制御回路の動作が直列的に
なり、チャネル動作が輻軽している状況下ではステータ
スのキューが長くなりスループットが低下すること、及
びスタックされたステータス等の非同期ステータスは処
理に無駄なプログラム走行を費し、しかも号プレスアウ
トオフ監視割込み処理中に再度サプレスアウトがオンに
　　゛なった場合に無効な処理を行うことになる等処理
能力の低下を招いていた。

（ハ）発明の目的 本発明は、制御プログラムからの１つのサブチャネルの
終結ステータスをインタフェース制御回路内のハソファ
に取込んだ時点で他のサブチャネルの終結ステータスを
受イ」け可能としてスルーブソ１〜の向上を図り、スタ
ックステータスはインクフェース制御回路内で処理する
ことで無駄なプログラムステップを走行することを防止
する効率の良いインタフェース制御回路を、制御プ１コ
グラムの互換性を損なうことなく実現することを目的と
する。

（ニ）発明の構成 上記目的を達成するために本発明は内蔵する制御プログ
ラムにより各種の処理を実行する演算部と、該演算部と
外部のチャネル装置との間に位置し該チャネル装置との
間のインタフ、エース動作を実行するインタフェース制
御部を含み、複数のサブチャネルを制御する人出力制御
装置において、上記インタフェース制御部に、」１記制
御プログラムからのコマンドの終結ステータスまたは非
同期ステータスを受領し、格納するステータス格納手段
と、上記ステータス格納手段の内容を順次読出して、有
効なステータスが存在するときしこ−に記チャネル装置
に対する報告シーケンス動作を実行し、報告が不成功の
ときにはザブレス可能ステータスとして上記ステータス
格納手段に再度７：込めを行ない、さらに号プレスアウ
トオフを監視するランチを上記制御プログラムが七ソト
シた状態ですべての有効なステータスが存在しない場合
に上記制御プロクラムに対してザプレスアウトオツの割
込みを行なう制御手段をそなえ、上記インタフェース制
御部は、」−記制御プログラムより起動を受けた後、上
記制御プログラムから独立して終結動作およびスタック
ステータスを実行するよう構成したことを特徴とする。

すなわち、本発明は制御プログラムとインタフェース制
御回路のハードウェアがステータス報告の処理を並行動
作可能な点に注目し、終結ステータスの完了割込みをイ
ンタフェース制御回路が終結ステータスを受側けた時点
で発生させ、以後の終結動作、スタックステータス動作
を制御プログラムと無関係にインタフェース制御回路内
で実行することで性能の向上をプログラム互換性を保す
つつ実現するものである。この場合に制御プログラムか
らの非同期なステータス古体み要求は、インタフェース
制御回路に以前の終結ステータスが残っている状態でも
発生し、しかも同一ザブチャネルで連続して生じること
もあり得る。ごのときのステータスの重なりを防止する
ために、非同期ステータスはサプレス可能なステータス
であり、ザブレスアウトオフ監視の割込みによってのみ
制御プログラムから書込め要求が発生ずるごとに着目し
、全ての回線に対してインタフェース制御回路内にステ
ータスが保留されていない場合に限りこの割込みを発生
するようにしたものである。（この割込みはサプレスア
ウトオフがどうかは無関係に発生ずる） （ホ）発明の実施例 以下、本発明を図面により８゛ｒ、細に説明する。

第１図に、本発明の実施例である通信制御装置のインタ
フェース制御回路のソステＪ８内におりる位置を示ず。

１はボスＩ−ＣＰ　［Ｊ　テあり、ｌ−１４；１これに
付属するバイトマルチプレクザチャネルである。２は通
信制御装置であり、２−■は演算部。

２−２は回線スキャナ、２−３はメモリ、２−４が本発
明に関するインクフェース制御回路である。

回線スキャナ２−２は通信回線３がら受信したヒツトを
文字に組立て、または、送信文字をヒツト列に分解して
通信回線３に送出し、１文字型位で演算部２−１に割込
みを行う。演算部２−１はメモリ２−３に格納された制
御プログラムにより演算を行い、同じメモリ２−３のへ
ソファエリアと。

回線スキャナ２−２．インタフェース制御回路２−４間
でデータの転送９割込みの処理を行う。インタフェース
制御回路２−４はハイトマルチプレクザチャネル１−１
に接続され、ハイトマルチプレクザ１−１からのコマン
ドを受領、解読し、演算部２−１に割込む。コマンドの
種類とザブチャ　　　　。

ネル“ｒトレスは演算部２−１で読込まれ、対応するザ
ブチャネルとの間のデータ転送指示がインタフェース制
御回路２−４に出される。データの転送カ終了すると、
コマンドに同期した終結スーｙ−−タスが演算部２−１
で作成され、ステータス転送指示がインタフェース制御
回路２−４に与えられる。

第２図は、本発明の実施例であるインタフニー２図にお
いて、４は本発明によるインタフェース制御回路であり
、第１図の番！２−４のものと同一のものである。４−
１は制御プログラムから見えるスタータスレジスタ、４
〜２はサブチャネルアドレスレジスフ、４−３はステー
タスメモリ。

４−４はステータス送出制御回路、４−５は制御プログ
ラムから見えるステータス制御ランチ群。

４−６はチャネル送出ステータスレジスタ、４−７はザ
ブチャネルアドレス保持レジスタである。

４−８は制御プログラムとの間のデータ転送バス。

４−９は制御プログラムとの間の制御情報バス。

４−１０はチャネルハスアウト線、４−１１は制御プロ
グラムへの割込め信号線である。

４−１２は終結ステータス転ｉ、Ｈランチ、４−１３は
ザブレスアウトオフ監視ラッヂ、１１４はザブレス可能
ステータス転送要求ランチである。

制御プログラムは終結すべきサブチャネルのアドレスを
力′ブチャネルアドルスレジスタ４−２に、ステータス
をステータスレジスタ４−１にセットし、ステータス制
御ラッチ群４−５中の１結ステータス転送ラッチ４−１
２をオンにする。これによりステータスメモリ４−３中
の対応するサブチャネルの領域に、スう一一タス情報が
ステータスレジスタ４−１から転送され、ステータス有
効ヒソとともに格納される。制御プログラムへのステー
タス転送終了の割込めは、ここで発生ずる。ステータス
送出制御回路４−４はサブチャネルアドレスレジスフ４
−２にアドレスをＩｌ！Ｆｊ次送出し、ステータスメモ
リ４−３中のステータス有効ヒントがセットされている
サブチャネルのステータスをチャネル送出ステータスレ
ジスタ４−６に、アドレスをサフ゛チャネルアドレス（
呆１寺レジスタ４−７に七ソｌ−Ｌ、チャネルハスアウ
ト線４−１０を通し一ζマルチプレクサチャネルに割込
のを行う。割込みが成功するとステータスメモリ４−３
中のステータス有効ヒントはりセットされ、一方スタッ
クされるとステータスメモリ４−３中の当該サブチャネ
ルにスタックステータスヒ・ノドがセ・ノドされる。チ
ャネルインタフェースのサプレスアウトがオフであると
、ステータス送出制御回路４−４がステータスメモリ４
−３中のスタックステータスビソトがセットされたサブ
チャネルを検出したときにも前記と同じステータス送出
制御が行われる。

制御プログラムは非同期ステータスを送出する必要があ
るときには、ステータス制御ラソ千ｍ　４−５のサプレ
スアウトオフ監視ラッチ４−１３をセットする。ステー
タス送出制御回路４−４は、この状態でステータスメモ
リ４−３中の全てのサブチャネルに有効な、またはスタ
ックされたステータスが存在していないことを調べた後
に、制御プログラムに対してザブレスアウトオフのｈ１
１込みを割込み信号線４−１１を通じて行う。この割込
みは、現実にチャネルインタフェースにおいて号プレス
アウトがオフであることで生しるのではなく、インタフ
ェース制御回路の任意のシープチャネルに対して、制御
プログラムからのステータス転送要求が受イ」け可能に
なったときに発生ずるのごあるが、制御プログラムから
は等価に見える。制御プログラムは、この割込みにより
、アデンソヨン等の非同期ステータスをステータスレジ
スタ４−１に、ザブチャネルアドレスをザブチャルアド
レスレジスタ４−２にそれぞれ書込み、ステータス制御
ランチ群４−５のサプレス可能ステータス転送要求ラッ
チ４−１４をセントする。

本実施例では、従来例に述べたただ１個の終結ステータ
スレジスタを持し、ステータスの転送完了で割込みを生
じザブレスアウトオフの監視を制御プログラムが指示す
ると、サプレスアウトオフの検出により割込みを行う方
式と制御プログラムからは等価であり、しかも制御プロ
グラムとインタフェース制御回路がステータス転送処理
を並行動作可能で、スタックステータスが発生したとき
の処理が不要であるため、チャネル−の割込みに要する
時間が大幅に短縮され、装置の性能を高めることが可能
である。

実施例では終結ステータスの格納場所をメモリとしたが
、これはメモリと等価な１幾能を持つレジスタ群、レジ
スタファイルでも同様の効果を（Ｍることができる。ま
た、終結ステータスメモリを回線速度等の差により優先
度の異〕、（る複数個の群に分割して処理してもよい。

（へ）発明の効果 本発明によれば１個の終結ステータスレジスタで複数の
ザブチャネルの終結ステータス転送を行っ°ζいた装置
の制御プログラムに何等の変更を加えずに大幅なスルー
プットの向」二を図る装置が実現できる。本発明の対象
とする装置の１つである通信制御装置には、多種類の端
末が接続され、それぞれに対応する制御プログラムが過
去に開発されてきており、この資産を生かして性能の向
上を図ることの効果は大きい。

【図面の簡単な説明】

第１図は本発明による実施例の通信制御装置のブロック
図、第２図は実施例の通信制御装置内のインタフェース
制御回路のブロック図である。 第２図において、４はインクフェース制御回路。 ４−１はステータスレジスタ、４−２はザブチャネルア
ドレスレジスタ、４−３はステータスメモリ、４−４は
ステータス送出制御回ｌ？七　４〜５はステータス制御
ランチ群、４−６はチャネル送出ステータスレジスタ、
４−７はザブチャネルアト１／ス保持レジスタである。

Claims (1)

【特許請求の範囲】
1. 内蔵する制御プｌコグラムにより各種の処理を実行する
   演算部と、該演算部と外部のチャネル装置複数のザブチ
   ャネルを制御する入出力制御装置において、」二記イン
   タフェース制御部に、上記制御プログラムからのコマン
   ドの終結ステータスまたは非同期ステータスを受領し、
   格納するステータス格納手段と、」二記ステータス格納
   手段の内容を順次読出して、有効なステータスが存在す
   るときに上記チャネル装置に対する報告シーゲンス動作
   を実行し、報告が不成功のときにはザブレス可能ステー
   タスとして上記ステータス格納手段に再度書込みを行な
   い、さらにサプレス−アウトオフを監視するラッチを上
   記制御プログラムがセットした状態ですべての有効なス
   テータスが存在しない場合に上記制御プログラムに対し
   てサプレス了ウドオフの割込みを行なう制御手段をそな
   え、上記・インタフェース制御部は、−に記制御ブＩ」
   クラムより起動を受＆Ｊた後、上記制御プログラムから
   独立し７て終結動作およびスタックステータス動作を実
   行するよう構成したことを特徴とするインタフェース制
   御方式。