JPH04100168A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH04100168A JPH04100168A JP15965990A JP15965990A JPH04100168A JP H04100168 A JPH04100168 A JP H04100168A JP 15965990 A JP15965990 A JP 15965990A JP 15965990 A JP15965990 A JP 15965990A JP H04100168 A JPH04100168 A JP H04100168A
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- Japan
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- interrupt
- interrupt request
- interruption
- cpu
- pin
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- Pending
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- 238000000034 method Methods 0.000 abstract description 5
- 238000004891 communication Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 3
- 101150073133 Cpt1a gene Proteins 0.000 description 2
- 239000000872 buffer Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 101000767160 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) Intracellular protein transport protein USO1 Proteins 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はマルチプロセッサシステムにおける割込み方式
に関する。
に関する。
［従来の技術］
マルチプロセッサシステムは、メモリや周辺装置を共有
する構成がとられているので、ＣＰＵ当りのコストを下
げると共に全体の処理能力を向上させることができると
いう長所を備えている。しかし、ＣＰＵ間の通信を割込
みで行うので、通信の効率を向上させるために割込みの
効率を向上させる種々の技術が提案されている。その典
型的なものとして、特開平１−３００３６７号公報（以
下、公報１と記す）および特開昭６４−２８７３５号公
報（以下、公報２と記す）がある。
する構成がとられているので、ＣＰＵ当りのコストを下
げると共に全体の処理能力を向上させることができると
いう長所を備えている。しかし、ＣＰＵ間の通信を割込
みで行うので、通信の効率を向上させるために割込みの
効率を向上させる種々の技術が提案されている。その典
型的なものとして、特開平１−３００３６７号公報（以
下、公報１と記す）および特開昭６４−２８７３５号公
報（以下、公報２と記す）がある。
公報１に記載されたマルチプロセッサシステムは、モニ
タプログラムの通信を行うとき、該プログラムが通信の
割込み制御回路を専有するため、アプリケーションプロ
グラムの通信が妨げられることによって生ずる通信効率
の低下を克服することを意図して構成されている。その
ために、このマルチプロセッサシステムは、モニタプロ
グラム専用の割込み発生部とアプリケーションプログラ
ム用の割込み発生部とを備え、モニタプログラム間の通
信とアプリケーションプログラム間の通信を相互に独立
に実行し、通信効率を向上させたものである。
タプログラムの通信を行うとき、該プログラムが通信の
割込み制御回路を専有するため、アプリケーションプロ
グラムの通信が妨げられることによって生ずる通信効率
の低下を克服することを意図して構成されている。その
ために、このマルチプロセッサシステムは、モニタプロ
グラム専用の割込み発生部とアプリケーションプログラ
ム用の割込み発生部とを備え、モニタプログラム間の通
信とアプリケーションプログラム間の通信を相互に独立
に実行し、通信効率を向上させたものである。
第３図は、公報２に記載された割込み制御方式を適用し
たマルチプロセッサシステムの要部のブロック図である
。
たマルチプロセッサシステムの要部のブロック図である
。
このマルチプロセッサシステムにおいては、共通バスの
データ転送スループットの低下を防止するために、割込
み要求信号および割込み情報（以下、割込み信号と総称
する。）を転送するだめの専用の割込みバスが設けられ
ている。そして、割込み制御モジュール２３は、第１割
込みバス２５を介して、任意の入出力装置制御モジュー
ル２２１゜２２２、・・・、２２．からの割込み要求信
号および割込み情報をポーリング方式によって刈り取り
、任意に指定されたアドレスのマイクロプロセッサユニ
ット２１．、２＋□、・・・、２１ｏへ転送する。
データ転送スループットの低下を防止するために、割込
み要求信号および割込み情報（以下、割込み信号と総称
する。）を転送するだめの専用の割込みバスが設けられ
ている。そして、割込み制御モジュール２３は、第１割
込みバス２５を介して、任意の入出力装置制御モジュー
ル２２１゜２２２、・・・、２２．からの割込み要求信
号および割込み情報をポーリング方式によって刈り取り
、任意に指定されたアドレスのマイクロプロセッサユニ
ット２１．、２＋□、・・・、２１ｏへ転送する。
このように割込みバスによって割込み信号を伝送するこ
とによって、共通バスによる各プロセッサ間の通信の効
率を向上させている。
とによって、共通バスによる各プロセッサ間の通信の効
率を向上させている。
［発明が解決しようとする課題］
上記の従来のマルチプロセッサシステムのうち、公報１
に記載されたシステムは、モニタプログラム間の通信に
妨げられることなくアプリケーションプログラム間の通
信を実行することができるけれど、ハードウェアが目的
別に固定化されていて、種々の目的に対する融通性と拡
張性に欠けているという問題点がある。
に記載されたシステムは、モニタプログラム間の通信に
妨げられることなくアプリケーションプログラム間の通
信を実行することができるけれど、ハードウェアが目的
別に固定化されていて、種々の目的に対する融通性と拡
張性に欠けているという問題点がある。
第４図は、この種のマルチプロセッサシステムの割込み
ラインの接続の一例を示す図である。マイクロプロセッ
サユニット（図中、ＣＰＵと記す）］、 ２．３．４の
割込み要求入出力端子を第４図のように接続すると、例
えば、ＣＰＵ ２およびＣＰＩＪ ３からＣＰＵ１への
割込み要求をすることができなくなり、融通性のある割
込み処理ができない。また、第４図のマルチプロセッサ
システムを拡張するために新たにマイクロプロセッサユ
ニットを付加するときには、割込みラインの接続を大幅
に変更しなければならなくなり、したがってこのような
マルチプロセッサシステムはハードウェア上の拡張性が
ない。
ラインの接続の一例を示す図である。マイクロプロセッ
サユニット（図中、ＣＰＵと記す）］、 ２．３．４の
割込み要求入出力端子を第４図のように接続すると、例
えば、ＣＰＵ ２およびＣＰＩＪ ３からＣＰＵ１への
割込み要求をすることができなくなり、融通性のある割
込み処理ができない。また、第４図のマルチプロセッサ
システムを拡張するために新たにマイクロプロセッサユ
ニットを付加するときには、割込みラインの接続を大幅
に変更しなければならなくなり、したがってこのような
マルチプロセッサシステムはハードウェア上の拡張性が
ない。
一方、公報２に記載されたマルチプロセッサシステムは
割込みバスを備えていて、その割込みバスを経由して任
意の入出力装置制御モジュールから任意のマイクロプロ
セッサユニットへ割込み信号が伝送されるので、前記の
、割込み処理の融通性とハードウェア上の拡張性の問題
は解決されている。しかし、このマルチプロセッサシス
テムにおいては、発信局である入出力装置制御モジュー
ルと受信局であるマイクロプロセッサユニットノ選択を
ポーリング方式で行っているので、ポーリングに費され
る時間のために割込み信号の実効伝送効率は大幅に低下
するという問題点がある。
割込みバスを備えていて、その割込みバスを経由して任
意の入出力装置制御モジュールから任意のマイクロプロ
セッサユニットへ割込み信号が伝送されるので、前記の
、割込み処理の融通性とハードウェア上の拡張性の問題
は解決されている。しかし、このマルチプロセッサシス
テムにおいては、発信局である入出力装置制御モジュー
ルと受信局であるマイクロプロセッサユニットノ選択を
ポーリング方式で行っているので、ポーリングに費され
る時間のために割込み信号の実効伝送効率は大幅に低下
するという問題点がある。
本発明の目的は、前記の融通性と拡張性をもち、かつ、
割込み信号の伝送効率の高いマルチプロセッサシステム
を提供することにある。
割込み信号の伝送効率の高いマルチプロセッサシステム
を提供することにある。
〔課題を解決するための手段］
本発明のマルチプロセッサシステムは、マルチボー１−
ＲＡＭと、該マルチポートＲＡＭと相互にデータの授
受を行う複数のＣＰＬＩで成るマルチプロセッサシステ
ムであって、 各々のＣＰＵから発する割込み要求出力ラインがワイヤ
ードＯＲ接続され、さらに各々のＣＰｔ１のマスク可能
な割込み要求入力ラインが接続されている割込みバスラ
インを有し、 任意のＣＰＵが割込み要求をするときには、割込み要求
をする旨の通知、ならびに割込み要求信号を出入力すべ
き割込み要求出力ピンおよび割込み要求入力ピンを特定
するために必要な割込み情報をマスクＣＰｔ１に送信し
、 マスクＣＰＵは、前記割込み情報に基づいて当該割込み
要求出力ピン、当該割込み要求入力ピンを特定し、当該
割込み要求出力ピンと同一の割込みバスラインに接続さ
れていて当該割込み要求入力ピン以外の、すべての割込
み要求入力ピンをマスクして、当該割込み要求出力ピン
から当該割込み要求入力ピン塩の、割込み要求信号の伝
送路を定義した後、当該割込み要求をしているＣＰＵに
対して割込み要求信号の出力を指令するコマンドを送信
する動作を所定の割込みレベル順に実行する。
ＲＡＭと、該マルチポートＲＡＭと相互にデータの授
受を行う複数のＣＰＬＩで成るマルチプロセッサシステ
ムであって、 各々のＣＰＵから発する割込み要求出力ラインがワイヤ
ードＯＲ接続され、さらに各々のＣＰｔ１のマスク可能
な割込み要求入力ラインが接続されている割込みバスラ
インを有し、 任意のＣＰＵが割込み要求をするときには、割込み要求
をする旨の通知、ならびに割込み要求信号を出入力すべ
き割込み要求出力ピンおよび割込み要求入力ピンを特定
するために必要な割込み情報をマスクＣＰｔ１に送信し
、 マスクＣＰＵは、前記割込み情報に基づいて当該割込み
要求出力ピン、当該割込み要求入力ピンを特定し、当該
割込み要求出力ピンと同一の割込みバスラインに接続さ
れていて当該割込み要求入力ピン以外の、すべての割込
み要求入力ピンをマスクして、当該割込み要求出力ピン
から当該割込み要求入力ピン塩の、割込み要求信号の伝
送路を定義した後、当該割込み要求をしているＣＰＵに
対して割込み要求信号の出力を指令するコマンドを送信
する動作を所定の割込みレベル順に実行する。
このように、マスクＣＰＵは、割込み要求の発生次第、
直ちに、当該割込み要求出力ピンと割込み要求入力ピン
を特定し、それらのピン間の、割込み要求信号の伝送路
を定義するので、割込み要求に対応して割込み要求信号
の伝送路を速かに、かつダイナミックに変更することが
でき、その結果、割込み要求信号の実効伝送効率を向上
させることができる。
直ちに、当該割込み要求出力ピンと割込み要求入力ピン
を特定し、それらのピン間の、割込み要求信号の伝送路
を定義するので、割込み要求に対応して割込み要求信号
の伝送路を速かに、かつダイナミックに変更することが
でき、その結果、割込み要求信号の実効伝送効率を向上
させることができる。
さらに、割込み要求信号の伝送路がバスライン化されて
いるので、割込み処理の融通性とハードウェア上の拡張
性が高いマルチプロセッサシステムを提供することがで
きる。
いるので、割込み処理の融通性とハードウェア上の拡張
性が高いマルチプロセッサシステムを提供することがで
きる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のマルチプロセッサシステムの構成図、
第２図は第１図のシステムの割込み要求信号の伝送路の
一例を示す図である。
第２図は第１図のシステムの割込み要求信号の伝送路の
一例を示す図である。
本実施例のマルチプロセッサシステムは、５つのＣＰＵ
ｌ、 ２．３．４．５が共通バス７を介してマルチポー
トの共有ＲＡＭ ６に接続さバて構成され、マスタＣＰ
ＵはＣＰＵ １である。各々のＣＰＵは２つの負論理割
込み要求出力ピンＲＥＱ Ｏ，ＲＥＱ ｌと２つの負論
理割込み要求入力ピンＩＮＴ Ｏ，ＩＮＴ １を備えて
いる。各々のＣＰＵの割込み要求出力ピンＩＩＥＱ Ｏ
。
ｌ、 ２．３．４．５が共通バス７を介してマルチポー
トの共有ＲＡＭ ６に接続さバて構成され、マスタＣＰ
ＵはＣＰＵ １である。各々のＣＰＵは２つの負論理割
込み要求出力ピンＲＥＱ Ｏ，ＲＥＱ ｌと２つの負論
理割込み要求入力ピンＩＮＴ Ｏ，ＩＮＴ １を備えて
いる。各々のＣＰＵの割込み要求出力ピンＩＩＥＱ Ｏ
。
ＲＥＱ ］から発する割込みラインは、それぞれバッフ
ァを介して割込みバスライン２゜、ＬにワイヤードＯＲ
接続され、各々のＣＰＵの割込み要求入力ピンＩＮＴ
Ｏ，ＩＮＴ ｌはそれぞれバッファを介して割込みバス
ラインＺ。、Ｌに接続されている。
ァを介して割込みバスライン２゜、ＬにワイヤードＯＲ
接続され、各々のＣＰＵの割込み要求入力ピンＩＮＴ
Ｏ，ＩＮＴ ｌはそれぞれバッファを介して割込みバス
ラインＺ。、Ｌに接続されている。
次に本実施例の動作を説明する。
ＣＰＵ ５がその割込み要求出力ピンＲＥＱ ＯからＣ
ＰＵ ３に割込み要求をするときには、共有メモリ６を
介してマスクＣＰＵ Ｉに、割込み要求を−する旨の割
込み通知と、割込み情報として自己のｃｐｕ番号１割込
み要求出力ピン番号１割込み要求を入力すべきＣＰＵ番
号を送信する。マスクＣＰＵ １は割り込み通知を受信
すると、割込み情報に基づいて割込み要求信号を出力す
るＣＰＵ ５の割込み要求出力ピンＲＥＱ Ｏと、該ピ
ンと同一の割込みバスラインＺ。に接続されているＣＰ
Ｕ ３の割込み要求入力ピンＩＮＴ Ｏを特定し、ＣＰ
Ｕ ３の割込み要求入力ピンＩＮＴ Ｏ以外の、割込み
バスラインＺ。に接続されているすべての割込み要求入
力ピンをマスクして割込み要求信号の伝送路を定義した
後、共有ＲＡＭ ６を介してＣＰＵ ５に対し割込み要
求信号の出力を指令するコマンドを送信する。
ＰＵ ３に割込み要求をするときには、共有メモリ６を
介してマスクＣＰＵ Ｉに、割込み要求を−する旨の割
込み通知と、割込み情報として自己のｃｐｕ番号１割込
み要求出力ピン番号１割込み要求を入力すべきＣＰＵ番
号を送信する。マスクＣＰＵ １は割り込み通知を受信
すると、割込み情報に基づいて割込み要求信号を出力す
るＣＰＵ ５の割込み要求出力ピンＲＥＱ Ｏと、該ピ
ンと同一の割込みバスラインＺ。に接続されているＣＰ
Ｕ ３の割込み要求入力ピンＩＮＴ Ｏを特定し、ＣＰ
Ｕ ３の割込み要求入力ピンＩＮＴ Ｏ以外の、割込み
バスラインＺ。に接続されているすべての割込み要求入
力ピンをマスクして割込み要求信号の伝送路を定義した
後、共有ＲＡＭ ６を介してＣＰＵ ５に対し割込み要
求信号の出力を指令するコマンドを送信する。
ＣＰＵ ４がＣＰＵ Ｉ 、 ＣＰＵ ２に対して割込
みバスラインＺ＋を経由して割込み要求信号を出力する
ときにおいても、マスクＣＰＵ １は同様にして割込み
要求信号を出入力すべき割込み要求出力ピンおよび割込
み要求人力ピンを特定し、割込み要求信号の伝送路を定
義した後に、共有ＲＡＭ ６を介してｃｐｕ４に対し、
割込み要求信号の出力を指令するコマンドを送信する。
みバスラインＺ＋を経由して割込み要求信号を出力する
ときにおいても、マスクＣＰＵ １は同様にして割込み
要求信号を出入力すべき割込み要求出力ピンおよび割込
み要求人力ピンを特定し、割込み要求信号の伝送路を定
義した後に、共有ＲＡＭ ６を介してｃｐｕ４に対し、
割込み要求信号の出力を指令するコマンドを送信する。
もし、同一の割込みバスラインの同一の伝送路を同時に
使用する複数の割込み要求があった場合には、マスタｃ
ｐｕ ＋は所定の割込みレベルに従って割込みバスライ
ンの使用を制御する。
使用する複数の割込み要求があった場合には、マスタｃ
ｐｕ ＋は所定の割込みレベルに従って割込みバスライ
ンの使用を制御する。
［発明の効果〕
以上説明したように本発明は次の効果を有する。
（１）割込みラインをバスライン化し、割込み要求信号
の伝送路をソフトウェアで定義することにより、該伝送
路を速かに、かつダイナミックに変更することができ、
その結果、種々の割込み要求に応答して高い実効効率で
割込み処理な実行することができ、それによって各プロ
セッサ間の通信の効率を向上させることができる。
の伝送路をソフトウェアで定義することにより、該伝送
路を速かに、かつダイナミックに変更することができ、
その結果、種々の割込み要求に応答して高い実効効率で
割込み処理な実行することができ、それによって各プロ
セッサ間の通信の効率を向上させることができる。
（２）割込みラインをバスライン化しているので、割込
み処理の融通性とハードウェア上の拡張性を保証するこ
とができる。
み処理の融通性とハードウェア上の拡張性を保証するこ
とができる。
第１図は本発明のマルチプロセッサシステムの構成図、
第２図は第１図のシステムの割込み要求信号の伝送路の
一例を示す図、第３図は公報２に記載された割込み制御
方式を適用したマルチプロセッサシステムの要部のブロ
ック図、第４図は従来のマルチプロセッサシステムの割
込みラインの接続の一例を示す図である。 １、２．３．４．５・・・ｃｐｕ 。 ６・・・・・・・・・・・・・・・・・・・・・共有Ｒ
ＡＭ、７・・・・・・・・・・・・・・・・・・・・・
共通バス、２ｏ、 ２．・・・・・・・・・・・・・・
・割込みバスライン。 特許出願人 株式会社安川電機製作所
第２図は第１図のシステムの割込み要求信号の伝送路の
一例を示す図、第３図は公報２に記載された割込み制御
方式を適用したマルチプロセッサシステムの要部のブロ
ック図、第４図は従来のマルチプロセッサシステムの割
込みラインの接続の一例を示す図である。 １、２．３．４．５・・・ｃｐｕ 。 ６・・・・・・・・・・・・・・・・・・・・・共有Ｒ
ＡＭ、７・・・・・・・・・・・・・・・・・・・・・
共通バス、２ｏ、 ２．・・・・・・・・・・・・・・
・割込みバスライン。 特許出願人 株式会社安川電機製作所
Claims (1)
- 【特許請求の範囲】 マルチポートＲＡＭと、該マルチポートＲＡＭと相互に
データの授受を行う複数のＣＰＵで成るマルチプロセッ
サシステムにおいて、 各々のＣＰＵから発する割込み要求出力ラインがワイヤ
ードＯＲ接続され、さらに各々のＣＰＵのマスク可能な
割込み要求入力ラインが接続されている割込みバスライ
ンを有し、 任意のＣＰＵが割込み要求をするときには、割込み要求
をする旨の通知、ならびに割込み要求信号を出入力すべ
き割込み要求出力ピンおよび割込み要求入力ピンを特定
するために必要な割込み情報をマスタＣＰＵに送信し、 マスタＣＰＵは、前記割込み情報に基づいて当該割込み
要求出力ピン、当該割込み要求入力ピンを特定し、当該
割込み要求出力ピンと同一の割込みバスラインに接続さ
れていて当該割込み要求入力ピン以外の、すべての割込
み要求入力ピンをマスクして、当該割込み要求出力ピン
から当該割込み要求入力ピン迄の、割込み要求信号の伝
送路を定義した後、当該割込み要求をしているＣＰＵに
対して割込み要求信号の出力を指令するコマンドを送信
する動作を所定の割込みレベル順に実行することを特徴
とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15965990A JPH04100168A (ja) | 1990-06-20 | 1990-06-20 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15965990A JPH04100168A (ja) | 1990-06-20 | 1990-06-20 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04100168A true JPH04100168A (ja) | 1992-04-02 |
Family
ID=15698539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15965990A Pending JPH04100168A (ja) | 1990-06-20 | 1990-06-20 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04100168A (ja) |
-
1990
- 1990-06-20 JP JP15965990A patent/JPH04100168A/ja active Pending
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