JPH0525135B2 - - Google Patents
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- JPH0525135B2 JPH0525135B2 JP60022910A JP2291085A JPH0525135B2 JP H0525135 B2 JPH0525135 B2 JP H0525135B2 JP 60022910 A JP60022910 A JP 60022910A JP 2291085 A JP2291085 A JP 2291085A JP H0525135 B2 JPH0525135 B2 JP H0525135B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- cpu
- central processing
- processing
- mpbsy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000002457 bidirectional effect Effects 0.000 claims description 3
- 238000004891 communication Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000010926 purge Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
Description
〔概要〕
単一バスに複数のCPU（中央処理装置）、MAC
（メモリアクセス・コントローラ）、CH（チヤネ
ツ）を接続したシステムにおいて、１本の信号線
MPBSYを追加することによりCPU間処理の逐
次化を実現し、衝突を回避する。 〔産業上の利用分野〕 本発明は、単一バスに複数のCPUとMAC，
CH等が接続されるバス構造において、CPU間の
多重プロセツサ処理の逐次化を実現可能とするバ
ス制御装置に関する。 単一バスに複数のCPUとMAC，CH等が接続
されたバス構造では、バス上でのコマンドまたは
データの衝突を避けるために、既にバスが使用中
である場合はその旨を示すビジー信号が必要であ
る。従来の代表的なビジー信号にはコモンバス・
ビジーCBSYがある。一方、コマンドには各種の
ものがあり、それらの種類はその中に含まれるコ
マンド（CMD）コードで区別される。下表はそ
の一例である。
（メモリアクセス・コントローラ）、CH（チヤネ
ツ）を接続したシステムにおいて、１本の信号線
MPBSYを追加することによりCPU間処理の逐
次化を実現し、衝突を回避する。 〔産業上の利用分野〕 本発明は、単一バスに複数のCPUとMAC，
CH等が接続されるバス構造において、CPU間の
多重プロセツサ処理の逐次化を実現可能とするバ
ス制御装置に関する。 単一バスに複数のCPUとMAC，CH等が接続
されたバス構造では、バス上でのコマンドまたは
データの衝突を避けるために、既にバスが使用中
である場合はその旨を示すビジー信号が必要であ
る。従来の代表的なビジー信号にはコモンバス・
ビジーCBSYがある。一方、コマンドには各種の
ものがあり、それらの種類はその中に含まれるコ
マンド（CMD）コードで区別される。下表はそ
の一例である。
ところが、CBSYはCPU−CPU間、CPU−CH
間、CPU−MAC間、MAC−CH間の全てで共用
されるため、当然のことながら１組のCPU−
CPU相互間で処理をしている間にCBSYをオン
し続けると他のCPUがMACをアクセスできなか
つたり、CHの処理が待機させられたりすること
になる。しかしながらCPU相互間の処理は常時
バスを使用するのではなく、その間にバスを使用
しない期間もある。この場合でもCPU相互間で
バスを専有する（CBSYをオンし続ける）こと
は、バスの使用効率を低下させる。但し、その不
使用期間に無条件でバスを解放すると、上記
CPU相互間処理はまだ終つていないので、他の
CPUから該CPU相互間の一方のCPUがアクセス
されたりして処理の衝突が起こり得る。CPU相
互間の処理には、これらのCPUがシグナルプロ
セツサである場合の相互通信、及びTLBパージ
の伝播などがある。 本発明はCPU相互間専用のビジー信号を設定
することで上記の問題点を解決しようとするもの
である。 〔問題点を解決するための手段〕 本発明のバス制御装置は、単一バスに複数の中
央処理装置とメモリアクセスコントローラ及びチ
ヤネル等の各装置が接続され、これらの各装置間
の通信でバスを使用するときはバス使用権を得た
装置が第１のビジー信号をオンにして、そのオン
期間の間当該通信中の装置以外の装置からのバス
使用を禁止するバス制御装置において、該複数の
中央処理装置間に双方向信号線を設けて該信号線
に、中央処理装置相互間で処理を行う間バス使用
権を得た中央処理装置がオンにする第２のビジー
信号をのせ、該第２のビジー信号のオン期間の間
は他の中央処理装置間の処理要求コマンドの前記
バスへの送出を禁止するが、当該中央処理装置間
の処理要求コマンド以外のコマンドについては、
前記第１のビジー信号がオフであることを条件に
前記バスへの送出を可能にすることを特徴とす
る。第１図は、本発明のバス制御装置を示す原理
ブロツク図で、１０，１１，…１ｎは＃０〜＃ｎ
のCPU（中央処理装置）、２０〜２ｍは＃０〜
＃ｍのCH（チヤネル）、３はMAC（メモリアクセ
ス・コントローラ）、４はMS（主記憶装置）、５
はBUS（バス）、６はCPU相互間のビジー信号線
（MPBSY）である。バス５はCPUバスとシステ
ムバスからなり、それぞれは例えば８バイト幅で
ある。CPUバスはCPU，MAC間のデータ転送専
用であるのに対し、システムバスはCPU，MAC
間のコマンド転送、および他の装置間のコマンド
およびデータ転送に使用される。 〔作用〕 CPU相互間で所定の処理に関する通信を行う
場合、要求元のCPUはMPBSYがオンかオフか
をチエツクする。オンであればCPU間処理要求
コマンドは送出せず、他系からの処理要求コマン
ドがあればそれを処理する。オフの場合にはバス
リクエスト（BRQ）を上げ、バス使用権を獲得
したら、CPU間処理要求コマンドを送出すると
共にMPBSYをオンにする。そして、MPBSYを
オンにしたCPUは、CPU間処理を終了した時点
でMPBSYをオフにする。 第２図はタイムチヤートで、先にコマンドを送
出したCPU＃ｎと、その結果MPBSYがオフに
なるまでコマンド送出ができない他のCPU＃ｍ
との関係を示している。BRQn，BRQmはそれぞ
れCPU＃ｎ，＃ｍのバスリクエストで、コマン
ド送出に先立ちオンにする。MPBSYがオンであ
れば、処理要求を出そうとしたCPU＃ｍはバス
へ処理要求コマンドを送出することはしない。第
３図はCPU相互間処理制御をブロツク図上で示
すもので、第２図と対比させればCPU＃０が
CPU＃ｎに、またCPU＃１がCPU＃ｍに相当す
る。CPU＃０がCPU＃２に処理要求を出した
ら、CPU＃２が同図ｂのように終了通知をCPU
＃０に送るまでMPBSYはオフにならないので、
同図ａのようにCPU＃１からCPU＃２へ処理要
求を重ねて出すことは禁止される。第４図は更
に一般化したタイムチヤートで、CPU＃０が
CPU＃１〜＃３に同時に要求を出し、それらか
らの終了通知が揃うとCPU＃０はMPBSYをオ
フにするので、次のCPU＃１がCPU＃０，＃２，
＃３に処理要求を出し、それらからの終了通知が
揃うとCPU＃１はMPBSYをオフにするので更
に次のCPU＃３がCPU＃２に要求を出す様子を
示している。終了通知が出揃うまではMPBSYは
オフにされないから、あるプロセツサ本例では
CPU＃３が早く処理終了となり、処理要求を出
しても、遅く終つたプロセツサCPU＃２が終了
通知を上げるまでMPBSYはオフにならず、
CPU＃３は要求をバスへ送出することができな
い。 第５図に示すように２つのバスリクエスト
BRQ１，BRQ２が同時に発生した場合には優先
度の高い方（この場合BRQ１とする）がバスの
使用権を獲得し、コマンド等を送出すると共に
MPBSYをオンにする。バス使用権が得られなか
つたBRQ２は次のサイクルも出されるが、
MPBSYがオンになつたのでこれをみて更に次の
サイクルでは送出停止となる。 〔実施例〕 第６図は本発明の一実施例を示すブロツク図
で、バスリクエスト（BRQ）のプライオリテイ
（PRIORITY）はCPU１０が最も高く、以下
CPU１１，…の順に低くなる。７０，７１，…
は各CPU内のプライオリテイ回路で、当該CPU
のバスリクエストBRQの発生時に上位のBRQや
CBSYがなければOK信号を生ずる。以下、CPU
１１を中心に説明すると、プライオリテイ回路７
１からOKが生じている期間に、信号線６上の
MPBSYがオフ（その反転の−MPBSYがオン）
であると、送出コマンド（表１の40〜4F）の発
生タイミングでゲートＧ１の出力がオンになり、
フリツプフロツプ（FF）８１がセツトされる。
このFF８１の出力はMPBSY（オン）であり、そ
れがインバータＧ２で反転されて−MPBSY（オ
フ）となる。これに対し、CPU１０のFF８０が
先にセツトされて、−MPBSYがオフになつてい
るとCPU１１のゲートＧ１は開かないので、プ
ライオリテイ回路７１からOK信号が生じてもFF
８１はセツトされない。 第７図はFF８１を中心とした詳細図で、FF８
１はＪ−Ｋ型である。このFF８１は終了コマン
ドをENDCMD1〜３を入力とするとゲートＧ３
の出力でリセツトされる。尚、第６図および第７
図の各部はマイクロプログラムで実現できる。 〔発明の効果〕 以上述べたように本発明によれば、CPU間に
１本の双方向信号線（MPBSY）を追加するだけ
で、単一バス上でのデータの衝突などを回避しつ
つCPU間の逐次化処理を可能にし、バス使用効
率を高めることができる。CPU間逐次化処理に
おける単一バスの排他制御はコモンバスビジー
CBSYでもできるが、本発明ではこれに加えて
MPBSYを設け、CPU相互間の所定のコマンド
実行に対する排他制御に専用している。これによ
り例えばCPU＃０がCPU＃１に対し処理要求を
出し、CPU＃１が該処理を実行して終了通知す
る際、CPU＃０がCBSYでその終了通知を待つ
ている（他からの飛び入りを抑えるため）と
CPU＃１は終了通知することができないが、
CBSYはオフにしMPBSYオンで待つているなら
該終了通知が可能である。これによりCPU間に
逐次化処理のためにCBSYをオンにし続けてコモ
ンバスを排他しすぎることがないから、逐次化処
理期間中でもコモンバスを他の処理に使用できる
等の利点が得られる。
間、CPU−MAC間、MAC−CH間の全てで共用
されるため、当然のことながら１組のCPU−
CPU相互間で処理をしている間にCBSYをオン
し続けると他のCPUがMACをアクセスできなか
つたり、CHの処理が待機させられたりすること
になる。しかしながらCPU相互間の処理は常時
バスを使用するのではなく、その間にバスを使用
しない期間もある。この場合でもCPU相互間で
バスを専有する（CBSYをオンし続ける）こと
は、バスの使用効率を低下させる。但し、その不
使用期間に無条件でバスを解放すると、上記
CPU相互間処理はまだ終つていないので、他の
CPUから該CPU相互間の一方のCPUがアクセス
されたりして処理の衝突が起こり得る。CPU相
互間の処理には、これらのCPUがシグナルプロ
セツサである場合の相互通信、及びTLBパージ
の伝播などがある。 本発明はCPU相互間専用のビジー信号を設定
することで上記の問題点を解決しようとするもの
である。 〔問題点を解決するための手段〕 本発明のバス制御装置は、単一バスに複数の中
央処理装置とメモリアクセスコントローラ及びチ
ヤネル等の各装置が接続され、これらの各装置間
の通信でバスを使用するときはバス使用権を得た
装置が第１のビジー信号をオンにして、そのオン
期間の間当該通信中の装置以外の装置からのバス
使用を禁止するバス制御装置において、該複数の
中央処理装置間に双方向信号線を設けて該信号線
に、中央処理装置相互間で処理を行う間バス使用
権を得た中央処理装置がオンにする第２のビジー
信号をのせ、該第２のビジー信号のオン期間の間
は他の中央処理装置間の処理要求コマンドの前記
バスへの送出を禁止するが、当該中央処理装置間
の処理要求コマンド以外のコマンドについては、
前記第１のビジー信号がオフであることを条件に
前記バスへの送出を可能にすることを特徴とす
る。第１図は、本発明のバス制御装置を示す原理
ブロツク図で、１０，１１，…１ｎは＃０〜＃ｎ
のCPU（中央処理装置）、２０〜２ｍは＃０〜
＃ｍのCH（チヤネル）、３はMAC（メモリアクセ
ス・コントローラ）、４はMS（主記憶装置）、５
はBUS（バス）、６はCPU相互間のビジー信号線
（MPBSY）である。バス５はCPUバスとシステ
ムバスからなり、それぞれは例えば８バイト幅で
ある。CPUバスはCPU，MAC間のデータ転送専
用であるのに対し、システムバスはCPU，MAC
間のコマンド転送、および他の装置間のコマンド
およびデータ転送に使用される。 〔作用〕 CPU相互間で所定の処理に関する通信を行う
場合、要求元のCPUはMPBSYがオンかオフか
をチエツクする。オンであればCPU間処理要求
コマンドは送出せず、他系からの処理要求コマン
ドがあればそれを処理する。オフの場合にはバス
リクエスト（BRQ）を上げ、バス使用権を獲得
したら、CPU間処理要求コマンドを送出すると
共にMPBSYをオンにする。そして、MPBSYを
オンにしたCPUは、CPU間処理を終了した時点
でMPBSYをオフにする。 第２図はタイムチヤートで、先にコマンドを送
出したCPU＃ｎと、その結果MPBSYがオフに
なるまでコマンド送出ができない他のCPU＃ｍ
との関係を示している。BRQn，BRQmはそれぞ
れCPU＃ｎ，＃ｍのバスリクエストで、コマン
ド送出に先立ちオンにする。MPBSYがオンであ
れば、処理要求を出そうとしたCPU＃ｍはバス
へ処理要求コマンドを送出することはしない。第
３図はCPU相互間処理制御をブロツク図上で示
すもので、第２図と対比させればCPU＃０が
CPU＃ｎに、またCPU＃１がCPU＃ｍに相当す
る。CPU＃０がCPU＃２に処理要求を出した
ら、CPU＃２が同図ｂのように終了通知をCPU
＃０に送るまでMPBSYはオフにならないので、
同図ａのようにCPU＃１からCPU＃２へ処理要
求を重ねて出すことは禁止される。第４図は更
に一般化したタイムチヤートで、CPU＃０が
CPU＃１〜＃３に同時に要求を出し、それらか
らの終了通知が揃うとCPU＃０はMPBSYをオ
フにするので、次のCPU＃１がCPU＃０，＃２，
＃３に処理要求を出し、それらからの終了通知が
揃うとCPU＃１はMPBSYをオフにするので更
に次のCPU＃３がCPU＃２に要求を出す様子を
示している。終了通知が出揃うまではMPBSYは
オフにされないから、あるプロセツサ本例では
CPU＃３が早く処理終了となり、処理要求を出
しても、遅く終つたプロセツサCPU＃２が終了
通知を上げるまでMPBSYはオフにならず、
CPU＃３は要求をバスへ送出することができな
い。 第５図に示すように２つのバスリクエスト
BRQ１，BRQ２が同時に発生した場合には優先
度の高い方（この場合BRQ１とする）がバスの
使用権を獲得し、コマンド等を送出すると共に
MPBSYをオンにする。バス使用権が得られなか
つたBRQ２は次のサイクルも出されるが、
MPBSYがオンになつたのでこれをみて更に次の
サイクルでは送出停止となる。 〔実施例〕 第６図は本発明の一実施例を示すブロツク図
で、バスリクエスト（BRQ）のプライオリテイ
（PRIORITY）はCPU１０が最も高く、以下
CPU１１，…の順に低くなる。７０，７１，…
は各CPU内のプライオリテイ回路で、当該CPU
のバスリクエストBRQの発生時に上位のBRQや
CBSYがなければOK信号を生ずる。以下、CPU
１１を中心に説明すると、プライオリテイ回路７
１からOKが生じている期間に、信号線６上の
MPBSYがオフ（その反転の−MPBSYがオン）
であると、送出コマンド（表１の40〜4F）の発
生タイミングでゲートＧ１の出力がオンになり、
フリツプフロツプ（FF）８１がセツトされる。
このFF８１の出力はMPBSY（オン）であり、そ
れがインバータＧ２で反転されて−MPBSY（オ
フ）となる。これに対し、CPU１０のFF８０が
先にセツトされて、−MPBSYがオフになつてい
るとCPU１１のゲートＧ１は開かないので、プ
ライオリテイ回路７１からOK信号が生じてもFF
８１はセツトされない。 第７図はFF８１を中心とした詳細図で、FF８
１はＪ−Ｋ型である。このFF８１は終了コマン
ドをENDCMD1〜３を入力とするとゲートＧ３
の出力でリセツトされる。尚、第６図および第７
図の各部はマイクロプログラムで実現できる。 〔発明の効果〕 以上述べたように本発明によれば、CPU間に
１本の双方向信号線（MPBSY）を追加するだけ
で、単一バス上でのデータの衝突などを回避しつ
つCPU間の逐次化処理を可能にし、バス使用効
率を高めることができる。CPU間逐次化処理に
おける単一バスの排他制御はコモンバスビジー
CBSYでもできるが、本発明ではこれに加えて
MPBSYを設け、CPU相互間の所定のコマンド
実行に対する排他制御に専用している。これによ
り例えばCPU＃０がCPU＃１に対し処理要求を
出し、CPU＃１が該処理を実行して終了通知す
る際、CPU＃０がCBSYでその終了通知を待つ
ている（他からの飛び入りを抑えるため）と
CPU＃１は終了通知することができないが、
CBSYはオフにしMPBSYオンで待つているなら
該終了通知が可能である。これによりCPU間に
逐次化処理のためにCBSYをオンにし続けてコモ
ンバスを排他しすぎることがないから、逐次化処
理期間中でもコモンバスを他の処理に使用できる
等の利点が得られる。
第１図は本発明の原理ブロツク図、第２図はそ
の動作例を示すタイムチヤート、第３図〜第５図
はCPU間処理の説明図、第６図は本発明の一実
施例を示すブロツク図、第７図はその要部詳細
図、第８図は従来のバス制御方式を説明するタイ
ムチヤートである。 図中、１０〜１ｎは中央処理装置、２０〜２ｎ
はチヤネル、３はメモリアクセスコントローラ、
５はバス、６はCPU間ビジー信号線である。
の動作例を示すタイムチヤート、第３図〜第５図
はCPU間処理の説明図、第６図は本発明の一実
施例を示すブロツク図、第７図はその要部詳細
図、第８図は従来のバス制御方式を説明するタイ
ムチヤートである。 図中、１０〜１ｎは中央処理装置、２０〜２ｎ
はチヤネル、３はメモリアクセスコントローラ、
５はバス、６はCPU間ビジー信号線である。
Claims (1)
- １ 単一バスに複数の中央処理装置とメモリアク
セスコントローラ及びチヤネル等の各装置が接続
され、これらの各装置間の通信でバスを使用する
ときはバス使用権を得た装置が第１のビジー信号
をオンにして、そのオン期間の間当該通信中の装
置以外の装置からのバス使用を禁止するバス制御
装置において、該複数の中央処理装置間に双方向
信号線を設けて該信号線に、中央処理装置相互間
で処理を行う間バス使用権を得た中央処理装置が
オンにする第２のビジー信号をのせ、該第２のビ
ジー信号のオン期間の間は他の中央処理装置間の
処理要求コマンドの前記バスへの送出を禁止する
が、当該中央処理装置間の処理要求コマンド以外
のコマンドについては、前記第１のビジー信号が
オンであることを条件に前記バスへの送出を可能
にすることを特徴とするバス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291085A JPS61183763A (ja) | 1985-02-08 | 1985-02-08 | バス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291085A JPS61183763A (ja) | 1985-02-08 | 1985-02-08 | バス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61183763A JPS61183763A (ja) | 1986-08-16 |
| JPH0525135B2 true JPH0525135B2 (ja) | 1993-04-12 |
Family
ID=12095791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2291085A Granted JPS61183763A (ja) | 1985-02-08 | 1985-02-08 | バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61183763A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0735327A (ja) * | 1993-07-22 | 1995-02-07 | Chubu Electric Power Co Inc | 煙突の白煙防止装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2854474B2 (ja) * | 1992-09-29 | 1999-02-03 | 三菱電機株式会社 | バス使用要求調停装置 |
| JP4547821B2 (ja) * | 2001-03-21 | 2010-09-22 | ネッツエスアイ東洋株式会社 | 異周期シーケンサの排他制御回路 |
| WO2010070727A1 (ja) * | 2008-12-16 | 2010-06-24 | 富士通株式会社 | 仮想テープ装置、仮想テープデータ複写プログラム及び方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50137636A (ja) * | 1974-04-22 | 1975-10-31 |
-
1985
- 1985-02-08 JP JP2291085A patent/JPS61183763A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50137636A (ja) * | 1974-04-22 | 1975-10-31 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0735327A (ja) * | 1993-07-22 | 1995-02-07 | Chubu Electric Power Co Inc | 煙突の白煙防止装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61183763A (ja) | 1986-08-16 |
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