JPH10207826A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH10207826A JPH10207826A JP9010472A JP1047297A JPH10207826A JP H10207826 A JPH10207826 A JP H10207826A JP 9010472 A JP9010472 A JP 9010472A JP 1047297 A JP1047297 A JP 1047297A JP H10207826 A JPH10207826 A JP H10207826A
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- bus
- cpu
- dmac
- dma controller
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/4045—Coupling between buses using bus bridges where the bus bridge performs an extender function
Abstract
(57)【要約】
【課題】 ＤＭＡＣ５がバス２の使用権を獲得している
限り、ＣＰＵ３はバス２の使用権を獲得することができ
ず、ＣＰＵ３の稼働率が低下してしまう課題があった。 【解決手段】 ＣＰＵ３から記憶装置７に対するアクセ
ス要求が出力されると、ＤＭＡＣ５がＤＭＡＣバス１３
の使用権を獲得していない場合に限り、ＣＰＵバス１１
とＤＭＡＣバス１３を接続する一方、ＣＰＵ３からアク
セス要求が出力されない場合には、ＣＰＵバス１１とＤ
ＭＡＣバス１３間の接続状態を非接続に保持するように
したものである。
限り、ＣＰＵ３はバス２の使用権を獲得することができ
ず、ＣＰＵ３の稼働率が低下してしまう課題があった。 【解決手段】 ＣＰＵ３から記憶装置７に対するアクセ
ス要求が出力されると、ＤＭＡＣ５がＤＭＡＣバス１３
の使用権を獲得していない場合に限り、ＣＰＵバス１１
とＤＭＡＣバス１３を接続する一方、ＣＰＵ３からアク
セス要求が出力されない場合には、ＣＰＵバス１１とＤ
ＭＡＣバス１３間の接続状態を非接続に保持するように
したものである。
Description
【０００１】
【発明の属する技術分野】この発明は、ＤＭＡコントロ
ーラを用いてデータ転送を行う機能を有するデータ処理
装置に関するものである。
ーラを用いてデータ転送を行う機能を有するデータ処理
装置に関するものである。
【０００２】
【従来の技術】図３は例えば１９９６年８月 三菱電機
株式会社発行 「三菱３２ビットシングルチップマイク
ロコンピュータ Ｍ１６ファミリ／Ｍ１６／１０シリー
ズ ユーザーズマニュアル」第２−７頁に示された従来
のデータ処理装置を示す構成図であり、図において、１
はデータ処理装置、２はデータ処理装置１のバス、３は
バス２に接続されたＣＰＵ、４はＣＰＵ３がアクセスす
るＲＯＭ又はＲＡＭ等の内部メモリ、５はデータ転送機
能を有するＤＭＡコントローラ（以下、ＤＭＡＣとい
う）、６はバス２に接続されたＩ／Ｏ機器、７はＤＭＡ
Ｃ５及びＣＰＵ３がアクセスする記憶装置、８はバス２
に接続されたＲＡＭ等の外部メモリである。
株式会社発行 「三菱３２ビットシングルチップマイク
ロコンピュータ Ｍ１６ファミリ／Ｍ１６／１０シリー
ズ ユーザーズマニュアル」第２−７頁に示された従来
のデータ処理装置を示す構成図であり、図において、１
はデータ処理装置、２はデータ処理装置１のバス、３は
バス２に接続されたＣＰＵ、４はＣＰＵ３がアクセスす
るＲＯＭ又はＲＡＭ等の内部メモリ、５はデータ転送機
能を有するＤＭＡコントローラ（以下、ＤＭＡＣとい
う）、６はバス２に接続されたＩ／Ｏ機器、７はＤＭＡ
Ｃ５及びＣＰＵ３がアクセスする記憶装置、８はバス２
に接続されたＲＡＭ等の外部メモリである。
【０００３】次に動作について説明する。例えば、ＣＰ
Ｕ３が内部メモリ４に格納されているプログラムを読み
込んで処理を実行する場合、バス２の使用権を獲得して
内部メモリ４とアクセスする必要がある。そこで、ＣＰ
Ｕ３はバス２の使用権を獲得するため、バス２に対して
アクセス要求を出力する。
Ｕ３が内部メモリ４に格納されているプログラムを読み
込んで処理を実行する場合、バス２の使用権を獲得して
内部メモリ４とアクセスする必要がある。そこで、ＣＰ
Ｕ３はバス２の使用権を獲得するため、バス２に対して
アクセス要求を出力する。
【０００４】これにより、図４のＡ，Ｂ及びＥ時点のよ
うに、ＤＭＡＣ５から現在アクセス要求が出力されてお
らず、ＤＭＡＣ５がバス２の使用権を獲得していない場
合には、ＣＰＵ３は直ちにバス２の使用権を獲得するこ
とができるので、プログラムの読み込みアドレスをバス
２に出力して、内部メモリ４からプログラムのデータを
読み込む処理を実行する。
うに、ＤＭＡＣ５から現在アクセス要求が出力されてお
らず、ＤＭＡＣ５がバス２の使用権を獲得していない場
合には、ＣＰＵ３は直ちにバス２の使用権を獲得するこ
とができるので、プログラムの読み込みアドレスをバス
２に出力して、内部メモリ４からプログラムのデータを
読み込む処理を実行する。
【０００５】しかし、図４のＣ時点のように、ＤＭＡＣ
５から現在アクセス要求が出力されており、ＤＭＡＣ５
がバス２の使用権を獲得している場合には、ＣＰＵ３は
バス２の使用権を獲得することができず、ＤＭＡＣ５が
データ転送を終了等して、バス２の使用権を放棄するま
で待機状態となる。
５から現在アクセス要求が出力されており、ＤＭＡＣ５
がバス２の使用権を獲得している場合には、ＣＰＵ３は
バス２の使用権を獲得することができず、ＤＭＡＣ５が
データ転送を終了等して、バス２の使用権を放棄するま
で待機状態となる。
【０００６】ここで、Ｃ時点において、ＣＰＵ３がＤＭ
ＡＣ５と同時に、アクセス要求を出力しているにも拘わ
らず、ＣＰＵ３がバス２の使用権を獲得できない理由
は、バス獲得に対する優先順位がＣＰＵ３よりＤＭＡＣ
５の方が高いからである。なお、ＤＭＡＣ５がバス２の
使用権をＣ時点で獲得後、連続してアクセス要求（Ｄ
２，Ｄ３，Ｄ４）を出力することにより、更に３回連続
してバス２の使用権を獲得しているが、これについても
同様の理由によるものである。
ＡＣ５と同時に、アクセス要求を出力しているにも拘わ
らず、ＣＰＵ３がバス２の使用権を獲得できない理由
は、バス獲得に対する優先順位がＣＰＵ３よりＤＭＡＣ
５の方が高いからである。なお、ＤＭＡＣ５がバス２の
使用権をＣ時点で獲得後、連続してアクセス要求（Ｄ
２，Ｄ３，Ｄ４）を出力することにより、更に３回連続
してバス２の使用権を獲得しているが、これについても
同様の理由によるものである。
【０００７】そして、図４のＤ時点のように、ＤＭＡＣ
５がアクセス要求の出力を中断すると、ＤＭＡＣ５によ
るバス２の使用権が解放されるので、ＣＰＵ３は直ちに
バス２の使用権を獲得する。これにより、ＣＰＵ３はプ
ログラムの読み込みアドレスをバス２に出力して、内部
メモリ４からプログラムのデータを読み込む処理を実行
する。
５がアクセス要求の出力を中断すると、ＤＭＡＣ５によ
るバス２の使用権が解放されるので、ＣＰＵ３は直ちに
バス２の使用権を獲得する。これにより、ＣＰＵ３はプ
ログラムの読み込みアドレスをバス２に出力して、内部
メモリ４からプログラムのデータを読み込む処理を実行
する。
【０００８】
【発明が解決しようとする課題】従来のデータ処理装置
は以上のように構成されているので、ＤＭＡＣ５がバス
２の使用権を獲得している限り、ＣＰＵ３はバス２の使
用権を獲得することができず、ＣＰＵ３の稼働率が低下
してしまうなどの課題があった。
は以上のように構成されているので、ＤＭＡＣ５がバス
２の使用権を獲得している限り、ＣＰＵ３はバス２の使
用権を獲得することができず、ＣＰＵ３の稼働率が低下
してしまうなどの課題があった。
【０００９】この発明は上記のような課題を解決するた
めになされたもので、ＤＭＡＣのデータ転送機能を損な
うことなく、ＣＰＵの稼働率を向上させることができる
データ処理装置を得ることを目的とする。
めになされたもので、ＤＭＡＣのデータ転送機能を損な
うことなく、ＣＰＵの稼働率を向上させることができる
データ処理装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】請求項１記載の発明に係
るデータ処理装置は、ＣＰＵからＤＭＡＣバスに接続さ
れている内部資源に対するアクセス要求が出力される
と、ＤＭＡコントローラがＤＭＡＣバスの使用権を獲得
していない場合に限り、ＣＰＵバスとＤＭＡＣバスを接
続する一方、ＣＰＵからアクセス要求が出力されない場
合には、ＣＰＵバスとＤＭＡＣバス間の接続状態を非接
続に保持するようにしたものである。
るデータ処理装置は、ＣＰＵからＤＭＡＣバスに接続さ
れている内部資源に対するアクセス要求が出力される
と、ＤＭＡコントローラがＤＭＡＣバスの使用権を獲得
していない場合に限り、ＣＰＵバスとＤＭＡＣバスを接
続する一方、ＣＰＵからアクセス要求が出力されない場
合には、ＣＰＵバスとＤＭＡＣバス間の接続状態を非接
続に保持するようにしたものである。
【００１１】請求項２記載の発明に係るデータ処理装置
は、ＣＰＵからＤＭＡＣバスに接続されている外部資源
に対するアクセス要求が出力されると、ＤＭＡコントロ
ーラがＤＭＡＣバスの使用権を獲得していない場合に限
り、ＣＰＵバスとＤＭＡＣバスを接続する一方、ＣＰＵ
からアクセス要求が出力されない場合には、ＣＰＵバス
とＤＭＡＣバス間の接続状態を非接続に保持するように
したものである。
は、ＣＰＵからＤＭＡＣバスに接続されている外部資源
に対するアクセス要求が出力されると、ＤＭＡコントロ
ーラがＤＭＡＣバスの使用権を獲得していない場合に限
り、ＣＰＵバスとＤＭＡＣバスを接続する一方、ＣＰＵ
からアクセス要求が出力されない場合には、ＣＰＵバス
とＤＭＡＣバス間の接続状態を非接続に保持するように
したものである。
【００１２】請求項３記載の発明に係るデータ処理装置
は、ＣＰＵからアクセス要求が出力されると、ＤＭＡコ
ントローラがＤＭＡＣバスの使用権を獲得していない場
合には、直ちにＣＰＵバスとＤＭＡＣバスを接続する一
方、ＤＭＡコントローラがＤＭＡＣバスの使用権を獲得
している場合には、ＤＭＡコントローラがＤＭＡＣバス
の使用権を放棄したのち、ＣＰＵバスとＤＭＡＣバスを
接続するようにしたものである。
は、ＣＰＵからアクセス要求が出力されると、ＤＭＡコ
ントローラがＤＭＡＣバスの使用権を獲得していない場
合には、直ちにＣＰＵバスとＤＭＡＣバスを接続する一
方、ＤＭＡコントローラがＤＭＡＣバスの使用権を獲得
している場合には、ＤＭＡコントローラがＤＭＡＣバス
の使用権を放棄したのち、ＣＰＵバスとＤＭＡＣバスを
接続するようにしたものである。
【００１３】請求項４記載の発明に係るデータ処理装置
は、ＤＭＡコントローラがアクセスすることなくＣＰＵ
のみがアクセスする内部資源はＣＰＵバスに接続するよ
うにしたものである。
は、ＤＭＡコントローラがアクセスすることなくＣＰＵ
のみがアクセスする内部資源はＣＰＵバスに接続するよ
うにしたものである。
【００１４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるデ
ータ処理装置を示す構成図であり、図において、１はデ
ータ処理装置、３はＣＰＵ、４はＣＰＵ３がアクセスす
るＲＯＭ又はＲＡＭ等の内部メモリ（内部資源）、１１
はＣＰＵ３及び内部メモリ４が接続されたＣＰＵバス、
１２はＣＰＵ３，内部メモリ４及びＣＰＵバス１１から
構成されたＣＰＵブロックである。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるデ
ータ処理装置を示す構成図であり、図において、１はデ
ータ処理装置、３はＣＰＵ、４はＣＰＵ３がアクセスす
るＲＯＭ又はＲＡＭ等の内部メモリ（内部資源）、１１
はＣＰＵ３及び内部メモリ４が接続されたＣＰＵバス、
１２はＣＰＵ３，内部メモリ４及びＣＰＵバス１１から
構成されたＣＰＵブロックである。
【００１５】また、５はデータ転送機能を有するＤＭＡ
Ｃ（ＤＭＡコントローラ）、６はＩ／Ｏ機器（内部資
源）、７はＤＭＡＣ５及びＣＰＵ３がアクセスする記憶
装置（内部資源）、１３はＤＭＡＣ５，Ｉ／Ｏ機器６及
び記憶装置７が接続されたＤＭＡＣバス、１４はＤＭＡ
Ｃ５，Ｉ／Ｏ機器６，記憶装置７及びＤＭＡＣバス１３
から構成されたＤＭＡＣブロック、８はＤＭＡＣバス１
３に接続されたＲＡＭ等の外部メモリ（外部資源）であ
る。
Ｃ（ＤＭＡコントローラ）、６はＩ／Ｏ機器（内部資
源）、７はＤＭＡＣ５及びＣＰＵ３がアクセスする記憶
装置（内部資源）、１３はＤＭＡＣ５，Ｉ／Ｏ機器６及
び記憶装置７が接続されたＤＭＡＣバス、１４はＤＭＡ
Ｃ５，Ｉ／Ｏ機器６，記憶装置７及びＤＭＡＣバス１３
から構成されたＤＭＡＣブロック、８はＤＭＡＣバス１
３に接続されたＲＡＭ等の外部メモリ（外部資源）であ
る。
【００１６】さらに、１５はＣＰＵ３から記憶装置７に
対するアクセス要求が出力されると、ＤＭＡＣ５がＤＭ
ＡＣバス１３の使用権を獲得していない場合には、直ち
にＣＰＵバス１１とＤＭＡＣバス１３を接続する一方、
ＤＭＡＣ５がＤＭＡＣバス１３の使用権を獲得している
場合には、ＤＭＡＣ５がＤＭＡＣバス１３の使用権を放
棄したのち、ＣＰＵバス１１とＤＭＡＣバス１３を接続
するバス接続手段である。
対するアクセス要求が出力されると、ＤＭＡＣ５がＤＭ
ＡＣバス１３の使用権を獲得していない場合には、直ち
にＣＰＵバス１１とＤＭＡＣバス１３を接続する一方、
ＤＭＡＣ５がＤＭＡＣバス１３の使用権を獲得している
場合には、ＤＭＡＣ５がＤＭＡＣバス１３の使用権を放
棄したのち、ＣＰＵバス１１とＤＭＡＣバス１３を接続
するバス接続手段である。
【００１７】次に動作について説明する。まず、この実
施の形態１では、図１に示すように、データ処理装置１
が３つのブロックに分割されている。その３つのブロッ
クのうち、ＣＰＵブロック１２は、ＣＰＵ３の他に、Ｃ
ＰＵ３のみがアクセスする内部メモリ４（ＤＭＡＣ５が
アクセスしない内部メモリ４）と、ＣＰＵ３と内部メモ
リ４を接続するＣＰＵバス１１とから構成されている。
施の形態１では、図１に示すように、データ処理装置１
が３つのブロックに分割されている。その３つのブロッ
クのうち、ＣＰＵブロック１２は、ＣＰＵ３の他に、Ｃ
ＰＵ３のみがアクセスする内部メモリ４（ＤＭＡＣ５が
アクセスしない内部メモリ４）と、ＣＰＵ３と内部メモ
リ４を接続するＣＰＵバス１１とから構成されている。
【００１８】また、ＤＭＡＣブロック１４は、ＤＭＡＣ
５の他に、ＤＭＡＣ５及びＣＰＵ３がアクセスする記憶
装置７と、ＤＭＡＣ５のみがアクセスするＩ／Ｏ機器６
及びＤＭＡＣバス１３とから構成されている。そして、
バス接続手段１５は、ＣＰＵバス１１とＤＭＡＣバス１
３の接続状態を管理するが、ＣＰＵ３から記憶装置７に
対するアクセス要求が出力されない限り、接続状態を非
接続に保持している。
５の他に、ＤＭＡＣ５及びＣＰＵ３がアクセスする記憶
装置７と、ＤＭＡＣ５のみがアクセスするＩ／Ｏ機器６
及びＤＭＡＣバス１３とから構成されている。そして、
バス接続手段１５は、ＣＰＵバス１１とＤＭＡＣバス１
３の接続状態を管理するが、ＣＰＵ３から記憶装置７に
対するアクセス要求が出力されない限り、接続状態を非
接続に保持している。
【００１９】従って、ＣＰＵ３が記憶装置７とアクセス
する必要がなく、記憶装置７に対するアクセス要求を出
力しなければ、ＣＰＵバス１１とＤＭＡＣバス１３の接
続状態は非接続となるので、ＤＭＡＣ５がＤＭＡＣバス
１３の使用権を獲得しているか否かに関わらず、ＣＰＵ
３は常にＣＰＵバス１１の使用権を獲得することができ
る。これにより、ＣＰＵ３による内部メモリ４のアクセ
スについては、ＤＭＡＣ５の転送動作と無関係に実行す
ることができ、ＤＭＡＣ５の影響で稼働率が低下する不
具合を解消することができる。
する必要がなく、記憶装置７に対するアクセス要求を出
力しなければ、ＣＰＵバス１１とＤＭＡＣバス１３の接
続状態は非接続となるので、ＤＭＡＣ５がＤＭＡＣバス
１３の使用権を獲得しているか否かに関わらず、ＣＰＵ
３は常にＣＰＵバス１１の使用権を獲得することができ
る。これにより、ＣＰＵ３による内部メモリ４のアクセ
スについては、ＤＭＡＣ５の転送動作と無関係に実行す
ることができ、ＤＭＡＣ５の影響で稼働率が低下する不
具合を解消することができる。
【００２０】一方、ＣＰＵ３が記憶装置７とアクセスす
る必要がある場合には、ＣＰＵバス１１とＤＭＡＣバス
１３が接続されない限り、記憶装置７とアクセスするこ
とができないので、ＣＰＵ３は記憶装置７に対するアク
セス要求をバス接続手段１５に出力する。
る必要がある場合には、ＣＰＵバス１１とＤＭＡＣバス
１３が接続されない限り、記憶装置７とアクセスするこ
とができないので、ＣＰＵ３は記憶装置７に対するアク
セス要求をバス接続手段１５に出力する。
【００２１】そして、バス接続手段１５は、ＣＰＵ３か
らアクセス要求が出力されると、図２のＢ時点のよう
に、ＤＭＡＣ５がＤＭＡＣバス１３の使用権を獲得して
いない場合には、ＤＭＡＣバス１３の使用権が解放され
ているので、直ちにＣＰＵバス１１とＤＭＡＣバス１３
を接続する。一方、図２のＤ時点のように、ＤＭＡＣ５
がＤＭＡＣバス１３の使用権を獲得している場合には、
ＤＭＡＣ５の転送機能を損なわないようにするため、Ｄ
ＭＡＣ５がＤＭＡＣバス１３の使用権を放棄したのち、
即ち、図２のＥ時点でＣＰＵバス１１とＤＭＡＣバス１
３を接続する。これにより、ＣＰＵ３は、ＣＰＵバス１
１及びＤＭＡＣバス１３を介して記憶装置７とアクセス
することができる。
らアクセス要求が出力されると、図２のＢ時点のよう
に、ＤＭＡＣ５がＤＭＡＣバス１３の使用権を獲得して
いない場合には、ＤＭＡＣバス１３の使用権が解放され
ているので、直ちにＣＰＵバス１１とＤＭＡＣバス１３
を接続する。一方、図２のＤ時点のように、ＤＭＡＣ５
がＤＭＡＣバス１３の使用権を獲得している場合には、
ＤＭＡＣ５の転送機能を損なわないようにするため、Ｄ
ＭＡＣ５がＤＭＡＣバス１３の使用権を放棄したのち、
即ち、図２のＥ時点でＣＰＵバス１１とＤＭＡＣバス１
３を接続する。これにより、ＣＰＵ３は、ＣＰＵバス１
１及びＤＭＡＣバス１３を介して記憶装置７とアクセス
することができる。
【００２２】以上で明らかなように、この実施の形態１
によれば、ＣＰＵ３からアクセス要求が出力されない限
り、ＣＰＵバス１１とＤＭＡＣバス１３間の接続状態を
非接続に保持するようにしたので、ＣＰＵ３による内部
メモリ４のアクセスについては、ＤＭＡＣ５の転送動作
と無関係に実行することができるようになり、その結
果、ＤＭＡＣ５の影響でＣＰＵ３の稼働率が低下する不
具合を解消することができる効果を奏する。
によれば、ＣＰＵ３からアクセス要求が出力されない限
り、ＣＰＵバス１１とＤＭＡＣバス１３間の接続状態を
非接続に保持するようにしたので、ＣＰＵ３による内部
メモリ４のアクセスについては、ＤＭＡＣ５の転送動作
と無関係に実行することができるようになり、その結
果、ＤＭＡＣ５の影響でＣＰＵ３の稼働率が低下する不
具合を解消することができる効果を奏する。
【００２３】また、この実施の形態１によれば、ＤＭＡ
Ｃ５がアクセスすることなくＣＰＵ３のみがアクセスす
る内部資源（内部メモリ４）はＣＰＵバス１１に接続す
るようにしたので、内部メモリ４がＣＰＵ３によるアク
セス頻度が高い内部資源である程、ＣＰＵ３の稼働率が
向上する効果がある。
Ｃ５がアクセスすることなくＣＰＵ３のみがアクセスす
る内部資源（内部メモリ４）はＣＰＵバス１１に接続す
るようにしたので、内部メモリ４がＣＰＵ３によるアク
セス頻度が高い内部資源である程、ＣＰＵ３の稼働率が
向上する効果がある。
【００２４】さらに、この実施の形態１によれば、ＣＰ
Ｕ３から記憶装置７に対するアクセス要求が出力される
と、ＤＭＡＣ５がＤＭＡＣバス１３の使用権を獲得して
いない場合には、直ちにＣＰＵバス１１とＤＭＡＣバス
１３を接続する一方、ＤＭＡＣ５がＤＭＡＣバス１３の
使用権を獲得している場合には、ＤＭＡＣ５がＤＭＡＣ
バス１３の使用権を放棄したのち、ＣＰＵバス１１とＤ
ＭＡＣバス１３を接続するようにしたので、ＤＭＡＣ５
の転送機能を損なわない範囲内で、ＣＰＵ３が記憶装置
７とアクセスするまでの時間が最短になる効果を奏す
る。
Ｕ３から記憶装置７に対するアクセス要求が出力される
と、ＤＭＡＣ５がＤＭＡＣバス１３の使用権を獲得して
いない場合には、直ちにＣＰＵバス１１とＤＭＡＣバス
１３を接続する一方、ＤＭＡＣ５がＤＭＡＣバス１３の
使用権を獲得している場合には、ＤＭＡＣ５がＤＭＡＣ
バス１３の使用権を放棄したのち、ＣＰＵバス１１とＤ
ＭＡＣバス１３を接続するようにしたので、ＤＭＡＣ５
の転送機能を損なわない範囲内で、ＣＰＵ３が記憶装置
７とアクセスするまでの時間が最短になる効果を奏す
る。
【００２５】実施の形態２．上記実施の形態１では、Ｃ
ＰＵ３がＤＭＡＣバス１３に接続されている内部資源、
即ち、記憶装置７とアクセスするものについて示した
が、ＤＭＡＣバス１３に接続されている外部資源、即
ち、外部メモリ８とアクセスするようにしてもよく、上
記実施の形態１と同様の効果を奏することができる。
ＰＵ３がＤＭＡＣバス１３に接続されている内部資源、
即ち、記憶装置７とアクセスするものについて示した
が、ＤＭＡＣバス１３に接続されている外部資源、即
ち、外部メモリ８とアクセスするようにしてもよく、上
記実施の形態１と同様の効果を奏することができる。
【００２６】
【発明の効果】以上のように、請求項１記載の発明によ
れば、ＣＰＵからＤＭＡＣバスに接続されている内部資
源に対するアクセス要求が出力されると、ＤＭＡコント
ローラがＤＭＡＣバスの使用権を獲得していない場合に
限り、ＣＰＵバスとＤＭＡＣバスを接続する一方、ＣＰ
Ｕからアクセス要求が出力されない場合には、ＣＰＵバ
スとＤＭＡＣバス間の接続状態を非接続に保持するよう
に構成したので、ＣＰＵがＣＰＵバスに接続されている
内部資源とアクセスすることについては、ＤＭＡコント
ローラの転送動作と無関係に実行することができるよう
になり、その結果、ＣＰＵの稼働率を向上させることが
できる効果がある。
れば、ＣＰＵからＤＭＡＣバスに接続されている内部資
源に対するアクセス要求が出力されると、ＤＭＡコント
ローラがＤＭＡＣバスの使用権を獲得していない場合に
限り、ＣＰＵバスとＤＭＡＣバスを接続する一方、ＣＰ
Ｕからアクセス要求が出力されない場合には、ＣＰＵバ
スとＤＭＡＣバス間の接続状態を非接続に保持するよう
に構成したので、ＣＰＵがＣＰＵバスに接続されている
内部資源とアクセスすることについては、ＤＭＡコント
ローラの転送動作と無関係に実行することができるよう
になり、その結果、ＣＰＵの稼働率を向上させることが
できる効果がある。
【００２７】請求項２記載の発明によれば、ＣＰＵから
ＤＭＡＣバスに接続されている外部資源に対するアクセ
ス要求が出力されると、ＤＭＡコントローラがＤＭＡＣ
バスの使用権を獲得していない場合に限り、ＣＰＵバス
とＤＭＡＣバスを接続する一方、ＣＰＵからアクセス要
求が出力されない場合には、ＣＰＵバスとＤＭＡＣバス
間の接続状態を非接続に保持するように構成したので、
ＣＰＵがＣＰＵバスに接続されている内部資源とアクセ
スすることについては、ＤＭＡコントローラの転送動作
と無関係に実行することができるようになり、その結
果、ＣＰＵの稼働率を向上させることができる効果があ
る。
ＤＭＡＣバスに接続されている外部資源に対するアクセ
ス要求が出力されると、ＤＭＡコントローラがＤＭＡＣ
バスの使用権を獲得していない場合に限り、ＣＰＵバス
とＤＭＡＣバスを接続する一方、ＣＰＵからアクセス要
求が出力されない場合には、ＣＰＵバスとＤＭＡＣバス
間の接続状態を非接続に保持するように構成したので、
ＣＰＵがＣＰＵバスに接続されている内部資源とアクセ
スすることについては、ＤＭＡコントローラの転送動作
と無関係に実行することができるようになり、その結
果、ＣＰＵの稼働率を向上させることができる効果があ
る。
【００２８】請求項３記載の発明によれば、ＣＰＵから
アクセス要求が出力されると、ＤＭＡコントローラがＤ
ＭＡＣバスの使用権を獲得していない場合には、直ちに
ＣＰＵバスとＤＭＡＣバスを接続する一方、ＤＭＡコン
トローラがＤＭＡＣバスの使用権を獲得している場合に
は、ＤＭＡコントローラがＤＭＡＣバスの使用権を放棄
したのち、ＣＰＵバスとＤＭＡＣバスを接続するように
構成したので、ＤＭＡコントローラの転送機能を損なわ
ない範囲内で、ＣＰＵがＤＭＡＣバスに接続されている
内部資源又は外部資源とアクセスするまでの時間を最短
にできる効果がある。
アクセス要求が出力されると、ＤＭＡコントローラがＤ
ＭＡＣバスの使用権を獲得していない場合には、直ちに
ＣＰＵバスとＤＭＡＣバスを接続する一方、ＤＭＡコン
トローラがＤＭＡＣバスの使用権を獲得している場合に
は、ＤＭＡコントローラがＤＭＡＣバスの使用権を放棄
したのち、ＣＰＵバスとＤＭＡＣバスを接続するように
構成したので、ＤＭＡコントローラの転送機能を損なわ
ない範囲内で、ＣＰＵがＤＭＡＣバスに接続されている
内部資源又は外部資源とアクセスするまでの時間を最短
にできる効果がある。
【００２９】請求項４記載の発明によれば、ＤＭＡコン
トローラがアクセスすることなくＣＰＵのみがアクセス
する内部資源はＣＰＵバスに接続するように構成したの
で、ＣＰＵバスに接続されている内部資源がＣＰＵによ
るアクセス頻度が高い内部資源である程、ＣＰＵの稼働
率を向上させる効果がある。
トローラがアクセスすることなくＣＰＵのみがアクセス
する内部資源はＣＰＵバスに接続するように構成したの
で、ＣＰＵバスに接続されている内部資源がＣＰＵによ
るアクセス頻度が高い内部資源である程、ＣＰＵの稼働
率を向上させる効果がある。
【図１】 この発明の実施の形態１によるデータ処理装
置を示す構成図である。
置を示す構成図である。
【図２】 この発明の実施の形態１によるデータ処理装
置の動作を示すタイミングチャートである。
置の動作を示すタイミングチャートである。
【図３】 従来のデータ処理装置を示す構成図である。
【図４】 従来のデータ処理装置の動作を示すタイミン
グチャートである。
グチャートである。
３ ＣＰＵ、４ 内部メモリ（内部資源）、５ ＤＭＡ
Ｃ（ＤＭＡコントローラ）、６ Ｉ／Ｏ機器（内部資
源）、７ 記憶装置（内部資源）、８ 外部メモリ（外
部資源）、１１ ＣＰＵバス、１３ ＤＭＡＣバス、１
５ バス接続手段。
Ｃ（ＤＭＡコントローラ）、６ Ｉ／Ｏ機器（内部資
源）、７ 記憶装置（内部資源）、８ 外部メモリ（外
部資源）、１１ ＣＰＵバス、１３ ＤＭＡＣバス、１
５ バス接続手段。
Claims (4)
- 【請求項１】 ＣＰＵ及び当該ＣＰＵがアクセスする内
部資源が接続されたＣＰＵバスと、ＤＭＡコントローラ
及び当該ＤＭＡコントローラがアクセスする内部資源が
接続されたＤＭＡＣバスと、上記ＣＰＵから上記ＤＭＡ
Ｃバスに接続されている内部資源に対するアクセス要求
が出力されると、上記ＤＭＡコントローラが当該ＤＭＡ
Ｃバスの使用権を獲得していない場合に限り、上記ＣＰ
Ｕバスと当該ＤＭＡＣバスを接続する一方、当該ＣＰＵ
からアクセス要求が出力されない場合には、当該ＣＰＵ
バスと当該ＤＭＡＣバス間の接続状態を非接続に保持す
るバス接続手段とを備えたデータ処理装置。 - 【請求項２】 ＣＰＵ及び当該ＣＰＵがアクセスする内
部資源が接続されたＣＰＵバスと、ＤＭＡコントローラ
及び当該ＤＭＡコントローラがアクセスする外部資源が
接続されたＤＭＡＣバスと、上記ＣＰＵから上記ＤＭＡ
Ｃバスに接続されている外部資源に対するアクセス要求
が出力されると、上記ＤＭＡコントローラが当該ＤＭＡ
Ｃバスの使用権を獲得していない場合に限り、上記ＣＰ
Ｕバスと当該ＤＭＡＣバスを接続する一方、当該ＣＰＵ
からアクセス要求が出力されない場合には、当該ＣＰＵ
バスと当該ＤＭＡＣバス間の接続状態を非接続に保持す
るバス接続手段とを備えたデータ処理装置。 - 【請求項３】 バス接続手段は、ＣＰＵからアクセス要
求が出力されると、ＤＭＡコントローラがＤＭＡＣバス
の使用権を獲得していない場合には、直ちにＣＰＵバス
と当該ＤＭＡＣバスを接続する一方、当該ＤＭＡコント
ローラが当該ＤＭＡＣバスの使用権を獲得している場合
には、当該ＤＭＡコントローラが当該ＤＭＡＣバスの使
用権を放棄したのち、当該ＣＰＵバスと当該ＤＭＡＣバ
スを接続することを特徴とする請求項１または請求項２
記載のデータ処理装置。 - 【請求項４】 ＤＭＡコントローラがアクセスすること
なくＣＰＵのみがアクセスする内部資源はＣＰＵバスに
接続することを特徴とする請求項１から請求項３のうち
のいずれか１項記載のデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9010472A JPH10207826A (ja) | 1997-01-23 | 1997-01-23 | データ処理装置 |
| US08/870,414 US5968145A (en) | 1997-01-23 | 1997-06-05 | System for selectively connecting CPU bus to DMAC bus when accessing device connected to DMAC bus is granted and DMA controller has right to access DMAC bus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9010472A JPH10207826A (ja) | 1997-01-23 | 1997-01-23 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10207826A true JPH10207826A (ja) | 1998-08-07 |
Family
ID=11751095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9010472A Pending JPH10207826A (ja) | 1997-01-23 | 1997-01-23 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5968145A (ja) |
| JP (1) | JPH10207826A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157981A (en) * | 1998-05-27 | 2000-12-05 | International Business Machines Corporation | Real time invariant behavior cache |
| US6763448B1 (en) * | 1999-02-16 | 2004-07-13 | Renesas Technology Corp. | Microcomputer and microcomputer system |
| US6657633B1 (en) * | 2000-09-19 | 2003-12-02 | Garmin International, Inc | DMA computer system for driving an LCD display in a GPS receiver |
| JP2012243176A (ja) * | 2011-05-23 | 2012-12-10 | Renesas Electronics Corp | 半導体装置及び制御方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3779313D1 (de) * | 1987-08-20 | 1992-06-25 | Ibm | Schnittstellenmechanismus fuer informationsuebertragungssteuerung zwischen zwei vorrichtungen. |
| JPH02130662A (ja) * | 1988-11-10 | 1990-05-18 | Fujitsu Ltd | 情報処理システム |
| JPH03286241A (ja) * | 1990-03-30 | 1991-12-17 | Canon Inc | データ転送装置 |
| JPH05165762A (ja) * | 1991-12-13 | 1993-07-02 | Toshiba Corp | Ｄｍａコントローラ |
| JPH05225114A (ja) * | 1992-02-10 | 1993-09-03 | Fuji Xerox Co Ltd | Ｉｏ制御装置 |
| US5566345A (en) * | 1994-08-31 | 1996-10-15 | Ostrowski; Carl L. | SCSI bus capacity expansion controller using gating circuits to arbitrate DMA requests from a plurality of disk drives |
| US5613162A (en) * | 1995-01-04 | 1997-03-18 | Ast Research, Inc. | Method and apparatus for performing efficient direct memory access data transfers |
| US5805930A (en) * | 1995-05-15 | 1998-09-08 | Nvidia Corporation | System for FIFO informing the availability of stages to store commands which include data and virtual address sent directly from application programs |
-
1997
- 1997-01-23 JP JP9010472A patent/JPH10207826A/ja active Pending
- 1997-06-05 US US08/870,414 patent/US5968145A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5968145A (en) | 1999-10-19 |
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