JPH03188547A - データ転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリと周辺装置とのデータ転送をダイレク
ト・メモリ・アクセス（以下ＤＭＡと記す）方式で行う
データ転送制御装置に関する。

〔従来の技術〕

マイク田コンピュータを利用した情報処理システムにお
いて、周辺装置とメモリ間で大量のデータ転送を行ない
、これらのデータを中央処理装置で処理、加工してさら
に別の周辺装置、記憶装置へ転送するといった例は多く
ある。周辺装置から中央処理装置（以下ＣＰＵと記す）
へ割り込みを発生し、割り込みルーチンで上述のデータ
転送を行なうと、ＣＰＵのオーバヘッド（割り込み処理
のための時間）が増大し、システムのデータ処理効率が
低下するため、データ転送を専門に制御するデータ転送
制御装置としてダイレクト・メモリ・アクセス・コント
ローラ（以下、ＤＭＡＣという）がある。

ＤＭＡＣによるデータ転送（以下、ＤＭＡ転送という）
を行う場合、まず、データ転送を行うべきメモリ・アド
レス、ＤＭＡ転送回数等の各種制御情報をＣＰＵの命令
によりＤＭＡＣ内にあらかじめ設定する。次に、ＤＭＡ
転送では周辺回路（例えば印字制御回路、表示制御回路
）からのＤＭＡ転送要求をＤＭＡＣが検知すると、’Ｄ
ＭＡＣはＣＰＵヘバス使用権の空は渡しを要求する。こ
の要求をＣＰＵが検知すると、ＣＰＵは現在実行中のプ
ログラム処理を中断し、アドレスバス、データバスを含
むバスの使用権をＤＭＡＣ側に受は渡す。ＤＭＡＣは空
いたバスを利用して、アドレス情報、リード／ライト制
御信号を発生し、メモリに格納されているデータをＤＭ
Ａ転送要求を発生した周辺回路（以下、Ｉｌｏという）
へ転送する処理を転送する処理を行なう。

このようなりＭＡ転送動作を繰り返し行うことにより、
転送回数分のデータ転送を完了すると、ＣＰＵに対して
ＤＭＡ転送完了を通知する。ＣＰＵはＤＭＡ完了を検出
すると、割り込み処理および割り込み処理プログラム・
ルーチンを実行する。

この割り込み処理プログラム・ルーチンの中で、ＣＰＵ
は次のＤＭＡ転送実行に備えてＤＭＡＣの各種制御情報
を再設定し、再びＤＭＡ転送を開始する。

従来のＤＭＡＣにおけるメモリから周辺回路（Ｉｌｏ）
へのＤＭＡ転送動作について、図を用いて説明する。

第７図は従来の情報処理システム５００の主要部を示す
ブロック図である。

情報処理システム５００は、ＣＰＵ５１１とＤＭＡＣ５
１２とを含むマイクロコンピュータ５０１、メモリ５０
３、周辺装置５０２とから構成されている。

ＣＰＵ５１１は、内部にプログラムカウンタ（以下ＰＣ
と記す）と、プログラムステータスワード（以下ＰＳＷ
と記す）と、各種レジスタ等をもち、各種命令の実行制
御と、ＤＭＡＣ５１２とのアドレス・バス、データ・バ
ス、リード信号、ライト信号からなるバス５０５の使用
権に対する制御を含む情報処理システム５００全体の動
作制御を行う。

ＤＭＡＣ５１２は、ＤＭＡ転送元アドレス情報を記憶す
るメモリ・アドレス・レジスタＭＡＲ５１３と、転送デ
ータ数を記憶するターミナル・カウンタＴＣ５１４とを
少なくとも１組備えており、ＭＡＲ５１３とＴＣ５１４
にはＤＭＡ転送の処理開始にそれぞれ転送元アドレス情
報、転送データ数がＣＰＵ５１１の命令によりあらかじ
め設定されている。ＤＭＡＣ５１２は、周辺装置５０２
からのＤＭＡ転送要求信号５２０の発生を検知すると、
バス使用権の空は渡し要求信号であるバス・ホールド要
求信号（以下、ＨＬＤＲＱという）５２２とその許可信
号であるホールド・アクノリッジ信号（以下、ＨＬＤＡ
Ｋという）５２３とによりＣＰＵ５１１からバス使用権
を得て、メモリ５０３と周辺装置５０２との間でＤＭＡ
転送を実行する。

メモリ５０３はＣＰＵ５１１のプログラム領域と、デー
タ領域と、ＤＭＡ転送元領域とを含み、ＣＰＵ５１１．
ａＤＭＡＣ５１２のいずれかの制御によりアドレス・バ
ス、データ・バス、リード信号、ライト信号を含むバス
５０５を介し情報処理システム５００の各種データを記
憶する。ＣＰＵ５１１は書き込みアドレスを更新しなが
らこのメモリ５０３の領域内にＤＭＡ転送データを書き
込む、このときＣＰＵ５１１は、更新した書き込みアド
レスＤＭＡ転送元領域を越えたときに領域の先頭位置に
戻す制御も同時に行なう。書き込まれたデータはＤＭＡ
Ｃにより周辺装置５０２へ転送される。

ＣＰＵ５１１及びＤＭＡＣ５１２ともバス使用権を放棄
した側のバス５０５への出力はハイ・インピーダンスと
なり、他方のバス使用権を得た側によりバス５０５にア
ドレスとデータが適時出力される。

次にメモリ５０３と周辺装置５０２との間のＤＭＡ転送
の動作について説明する。

周辺装置５０２においてＤＭＡ転送要求が発生すると、
周辺装置５０２はＤＭＡ転送要求信号５２０を活性化し
、ＤＭＡＣ５１２に供給する。

ＤＭＡ転送要求信号５２０が活性化されたことにより、
ＤＭＡＣ５１２はＨＬＤＲＱ信号５２２を活性化し、Ｃ
ＰＵ５１１に対してバス５０５の使用権を要求する。

ＣＰＵ５１１は、データ生成処理、および生成されたデ
ータをメモリ５０３に格納する処理を含む所定のプログ
ラム処理を実行しているが、同時に、ＤＭＡＣ５１２か
らのＨＬＤＲＱ信号５２２の発生を常時モニタしている
。上記信号５２２が発生したことを検知すると、実行中
のプログラム処理を中断し、ｐｃ、ｐｓｗ、各種レジス
タ類の内容をプログラム実行時の値のまま保持しＨＬＤ
ＡＫ信号５２３を活性化してＤＭＡＣ５１２にバス使用
権を与えたことを伝える。

バス使用権を得たＤＭＡＣ５１２は、アドレス・バスに
メモリ５０３内のＤＭＡ転送元アドレス情報を出力し、
同時にメモリ・リード信号を活性化して転送データをバ
ス５０５上に出力する。続いてＤＭＡＣ５１２は、周辺
装置５０２に対しライト信号（ＤＭＡアクノリッジ信号
）５２１を活性化し、ＤＭＡ転送データを書き込む。

こうした１回のＤＭＡ転送が実行される毎に、メモリ・
アドレス・レジスタＭＡＲ５１３の内容が更新され、Ｄ
ＭＡＣ内の転送データ数を記憶したターミナル・カウン
タＴＣ５１４の内容が“１″デクリメントされる。

ここで、１回のＤＭＡ転送実行後、周辺装置５０２から
のＤＭＡ転送要求信号５２０が引続き活性化されている
ことをＤＭＡＣ５１２が検知した場合には、上記のＤＭ
Ａ転送を繰り返し実行する。また、ＤＭＡ転送要求信号
５２０が活性化されていない場合は、ＤＭＡＣ５１２は
ＨＬＤＲＱ信号５２２をイン・アクティブにして、ＣＰ
Ｕ５１１にバス使用権の放棄を伝える。ＣＰＵ５１１は
バス使用権を取り戻すと、ｐｃ、ｐｓｗ、及び各種レジ
スタ類がすべてプログラム処理中断前の値を保持してい
るため、中断したプログラム処理を即時に再開する。

こうして連続的、あるいは断続的にＤＭＡ転送が実行さ
れた結果、転送回数分のデータ転送を終了する（ＴＣ５
１４が０となる）と、ＤＭＡＣ５１２はＤＭＡ割り込み
要求信号５２４を活性化することにより、ＣＰＵ５０４
にＤＭＡ転送完了を伝える。

この割り込み要求信号５２４が発生すると、ＣＰＵ　５
０４はＰＣ，ＰＳＷをスタックに退避し、割り込み処理
プログラム・ルーチンを起動する。

このプログラム・ルーチンの中でＣＰＵ５０４は次のＤ
ＭＡ転送に備えるためにＭＡＲ５１３゜ＴＣ５１４の値
を再初期設定する処理を行い、その後、ｐｃ、ｐｓｗを
スタックから復帰させる。

この処理により、同一のＤＭＡ転送領域に対しＤＭＡ転
送を繰り返し実行することができる。

上述のＤＭＡ転送において、ＣＰＵ５０４によるＤＭＡ
転送データ書き込み速度よりＤＭＡ転送速度が速いと、
同一のＤＭＡ転送領域に対しＤＭＡ転送を繰り返し実行
しているうちにＤＭＡ転送対象アドレスがＣＰＵ５０４
の書き込みアドレスに追いついてしまい、ＣＰＵ５０４
がデータをメモリに書き込む前にＤＭＡ転送を行ってし
まうことがあった。

これに対してさらに効率よくデータ転送を行なう方法と
して、第８図に示すように、ＤＭＡ転送領域を領域Ａと
領域Ｂの２つ以上に分割し、２つの領域に対して交互に
ＤＭＡ転送を行う手法がある。まずＣＰＵはＤＭＡ転送
処理に先だって領域ＡのＤＭＡ転送回数、転送アドレス
を初期設定する処理を行なう。その後ＣＰＵは、領域Ａ
に対しデータ書き込みを行い、領域Ａのすべてのデータ
の書き込みを終了したとき、領域ＡのＤＭＡ転送を許可
し、同時に領域Ｂに対するデータ書き込みを開始する。

領域Ａに対する指定回数分のＤＭＡ転送が終了すると、
ＤＭＡ転送は停止し、ＤＭＡＣはＤＭＡ終了割り込みを
ＣＰＵに対して発生する。

ＣＰＵはこの割り込み処理で領域ＢのＤＭＡ転送回数、
転送アドレスを設定する処理を行なう。続いて、領域Ｂ
のデータ書き込みを開始しすべてのデータの書き込みを
終了したとき、領域ＢのＤＭＡ転送を許可する。領域Ｂ
に対する指定回数分のＤＭＡ転送終了時にも、ＤＭＡＣ
はＣＰＵに対しＤＭＡ終了割り込みを発生し、ＣＰＵは
この割り込み処理で領域ＡのＤＭＡ転送回数、転送アド
レスを設定する処理を行なう。以下、上記処理を繰り返
し実行する。

このように、ＣＰＵによるデータ書き込みが終了した領
域に対しＤＭＡ転送を許可することによって、ＤＭＡ転
送速度がＣＰＵによる書き込み速度より速い場合にも、
ＣＰＵによる書き込みが行われていない領域に対してＤ
ＭＡ転送を実行することがないようにしている。

ここでは、ＤＭＡ転送領域を２領域に分割したが、最初
にＣＰＵが領域Ａにデータを書き込み始めてから領域Ａ
に対するＤＭＡ転送が始まるまでの時間を短縮する必要
のある場合には、ＤＭＡ転送領域をさらに小さく分割し
、ＤＭＡ転送を開始する前にＣＰＵが書き込むデータ数
を少なくすることによって対処している。

〔発明が解決しようとする課題〕

上述した従来のＤＭＡ転送制御装置を応用した情報処理
システムにおいては、転送回数分のＤＭＡ転送が完了す
ると、ＣＰＵはＰＣ，ＰＳＷをスタックに退避、復帰す
る割り込み処理と、次のＤＭＡ転送のための制御情報の
設定を行なう割り込みプログラム処理を実行する。この
割り込み処理および割り込みプログラム処理を実行して
いる間、ＤＭＡＣは周辺装置から発生するＤＭＡ転送要
求を保留しなければならない。このため、ＤＭＡ転送要
求が発生してから、実際にＤＭＡ転送が実行されるまで
のＤＭＡ応答保留時間が長くなるという問題があった。

また、ＤＭＡ転送領域をサイズの小さい２領域に分割し
交互にＤＭＡ転送を実行するようにした場合、上述のＤ
ＭＡ完了時の割り込みがより多く発生するため、ＤＭＡ
の応答保留時間がさらに長くなっていた。

さらに、ＣＰＵがＤＭＡ転送データをメモリに書き込む
毎に、ＣＰＵの書き込みアドレスとＤＭＡ転送領域の最
終アドレスとを比較し、書き込みアドレスが最終アドレ
スを越えたとき、書き込みアドレスを転送領域の先頭ア
ドレスに戻す処理を行わなければならず、ＣＰＵの処理
が繁雑となり負担となっていた。

このように、ＣＰＵがＤＭＡ転送に関する処理に携わる
時間が多くかかり、ＣＰＵ本来の処理が高速にできなく
なるといった問題点があった。

〔課題を解決するための手段〕

本発明のデータ転送制御装置は、ダイレクトメモリアク
セス（ＤＭＡ）方式でメモリと周辺装置とのデータ転送
を行うデータ転送制御装置において、ＤＭＡ転送回数を
記憶するための転送回数記憶手段と、ＤＭＡ転送の実行
毎に前記転送回数記憶手段の値を更新するための転送回
数更新手段と、ＤＭＡ転送の対象であるＤＭＡ転送領域
の限界アドレスを記憶するための限界アドレス記憶手段
と、ＤＭＡ転送の実行毎に前記転送回数記憶手段の値と
前記限界アドレス記憶手段の値とからＤＭＡ転送アドレ
スを生成するためのＤＭＡ転送アドレス生成手段と、外
部の装置のライトアクセスにより出力されるアドレスが
所定のアドレスであることを検出するためのライト検出
手段と、該アドレスと同時に出力されるデータを格納す
るためのデータ格納手段と、前記ライト検出手段により
前記ＤＭＡ転送領域に対し前記データ格納手段に格納さ
れたデータを書き込む際のアドレスを格納するための書
き込みアドレス格納手段と、該データを書き込む毎に前
記書き込みアドレス格納手段の値を更新するたの書き込
みアドレス更新手段と、前記転送回数更新手段における
更新動作時に増加し、前記アドレス更新手段における更
新動作時に減少する計数手段と、前記計数手段の値が所
定の値となったことを検出するための計数値検出手段、
とを有することにより、ＤＭＡ転送領域を理論的にリン
グ構造しているバッファとして扱うことができるように
したデータ転送制御装置である。

〔実施例〕

本発明のデータ転送制御装置の実施例について図を用い
て説明する。

第１図は本発明のデータ転送制御装置であるＤＭＡＣ１
２を内蔵するマイクロコンピュータｌを用いた情報処理
システムの構成を示すブロック図で、第２図はＤＭＡＣ
１２の要部構成を示すブロック図である。マイクロコン
ピュータｌは中央処理装置ＣＰＵ１ｌと、周辺装置１０
（例えばデータ受信制御回路）と、周辺装置２とメモリ
３との間のデータ転送処理を実行制御するデータ処理回
路としてのダイレクト・メモリ・アクセス・コントロー
ラＤＭＡＣ１２とを有している。

マイクロコンピュータ１は、周辺装置ＩＯで受信した外
部装置からのデータをプログラム処理してメモリ３内の
ＤＭＡ転送元領域３０に書き込み、ＤＭＡＣ１２を用い
て周辺装置２（例えばプリンタ制御装置）に転送すると
いった情報処理システム全体の制御を行なう。

周辺装置２は、データのリード／ライト用バッファを備
えており、ＤＭＡＣ１２により上記バッファに送られた
データを基に、印字処理２表示処理等の周辺装置固有の
処理を行う。

メモリ３は、ＣＰＵＩＩのプログラム領域とデータ領域
、およびＤＭＡ転送元領域３０を含み、ＣＰＵＩＩとＤ
ＭＡＣ１２のいずれかの制御によりバス５を介して情報
処理システムの各種データを一時記憶する。

マイクロコンピュータ１のＣＰＵＩＩは、内部にプログ
ラムカウンタ、プログラムステータスワード、各種制御
レジスタ等を含み、各種命令の実行制御と、ＤＭＡＣ１
２との間でのアドレス・バス、データ・バス、リード信
号、ライト信号を含むバス５の使用権の授受制御とを含
む動作制御を行う。

マイクロコンピュータｌのＤＭＡＣ１２は、第２図に示
すように、 ＤＭＡ転送元領域の最終アドレス＋１の値を記憶するメ
モリ・アドレス・レジスタＭＡＲ１３１，！−１ＤＭＡ
転送の実行回数（初期値）を設定するターミナル・カウ
ンタ・モジュロ・レジスタＴＣＭ１２２と、 ＤＭＡ転送のカレントの実行回数を記憶するターミナル
・カウンタＴＣ１２１と、 ＭＡＲ１３１からＴＣ１２１を減算、あるいはＭＡＲ１
３１からＴＣＭＩ　２２を減算してアドレスを生成する
アドレス生成回路ＡＤＭ１３２と、ＣＰＵＩＩが次に書
き込むべきメモリ領域の先頭アドレスを指定するリード
・ライト・ポインタＲＷＰ　１３３と、 １回のＤＭＡ転送を実行する毎にカウントアツプし、Ｃ
ＰＵＩＩがＤＭＡ転送元領域にデータを書き込む毎にカ
ウントダウンすることにより、ＤＭＡ転送領域内の空き
領域のデータ数を示すアップ・ダウン・カウンタ（以下
、Ｕ／Ｄカウンタという）１３４と、 Ｕ／Ｄカウンタ１３４の値との比較値を格納し、比較の
結果等しくなると一致信号２５を出力するコンベア・レ
ジスタＣＯＭＰ　１３５と、ＲＷＰ　１３３の内容を更
新するポインタ更新部１３０と、 ＴＣ１２１の内容をデクリメントするデクリメンタ１２
０と、 ＣＰＵとの間のバス５の使用権の授受制御、データの転
送方向とアクセスタイミング等の制御情報を記憶するコ
ントロールレジスタを基に、ＤＭＡ転送動作時の転送タ
イミング制御と内部各制御レジスタの更新制御を含むＤ
ＭＡＣ全体の制御を行う実行制御部１００と、 システムバス５に出力されたデータをラッチしておくデ
ータ・う、チ１１０とから構成される。

次に、第１図のメそす３から周辺装置２ヘデータを転送
する際の動作について具体的に説明する。

まず、ＣＰＵＩＩ側のソフトウェア処理について説明す
る。ＣＰＵＩＩはＤＭＡ転送処理に先だって第４図（ａ
）のフローに示すように初期設定処理を行う。まず、Ｒ
ＷＰ　１３３にＤＭＡ転送元領域３０の先頭アドレスを
設定しくステップ■）、ＭＡＲ１３１に″ＤＭＡ転送元
領域３０の最終アドレス＋１″を設定する（ステップ■
）。次に、ＴＣＩ　２１．ＴＣＭＩ　２２、Ｕ／Ｄカウ
ンタ１３４にＤＭＡ転送元領域３０のデータ数（例えば
バイトデータの転送を行うときには領域３０の先頭アド
レスから最終アドレスまでのデータバイト数）を設定す
る（ステップ■）。また、ＣＯＭＰ　１３５に“ＤＭＡ
転送元領域のデータ数−α”　（α：０〜数バイト程度
）を書き込む（ステップ■）。その後、Ｕ／Ｄカウンタ
１３４の値がＣＯＭＰ　１３５の値より小さくなるまで
はＤＭＡ転送元領域３０に転送データをあらかじめ書き
込み（ステップ■２■）、ＤＭＡ転送をスタートする（
ステップ■）。

ＣＰＵＩＩは上記のＤＭＡ初期設定処理を終了後は、周
辺装置ｌＯから受信したデータを基にデータ生成し、Ｄ
ＭＡＣ１２のＲＷＰ　１３３とＵ／Ｄカウンタ１３４を
利用して、生成したデータをＤＭＡ転送元領域３０に書
き込む処理を行う。

このＣＰＵＩＩによる書き込み処理を第４図（ｂ）に示
す。まず、Ｕ／Ｄカウンタ１３４の内容を読み出しくス
テップ（ｌｉ））、Ｕ／Ｄカンンタ１３４の値がＯであ
るとき、すなわちＤＭＡ転送元領域３０に空き領域がな
いとき、データの書き込み処理は行わない（ステップ■
）、上記以外のとき、ＲＷＰ１３３が指し示すＤＭＡ転
送元領域３０のアドレスにデータを書き込む命令（以下
、Ｉ１０操作命令という）をＵ／Ｄカウンタ１３４の値
が示す回数分実行する（ステップ０．ステップ０）。Ｉ
１０操作命令が実行されたとき、ＤＭＡ転送領域３０に
データを書き込む処理はＤＭＡＣ１２が実行する。書き
込まれたデータはＤＭＡ転送によって所定の周辺装置２
へ転送される。

以上のようにＣＰＵＩＩはプログラム処理で、ＤＭＡ転
送元領域３０に空き領域がある限りＤＭＡ転送データの
書き込みを繰り返し行う。

次に、ＣＰＵＩＩがＩ１０操作命令を実行したことによ
りＤＭＡＣ１２がメモリ３にデータを書き込むときの動
作について説明する。ＣＰＵＩＩはＩ１０操作命令を実
行するとバス５上にＲＷＰ１３３のアドレス値、および
メモリに書き込むデータを出力する。実行制御部１００
は専用のアドレス・デコーダにより常にバス５に含まれ
るアドレス・バス上の値をデコードしているが、ＲＷＰ
１３３のアドレス値を検知すると、バス上に出力されて
いるデータをデータ・ラッチ１１０にラッチする。同時
に実行制御部１００は、バスホールド要求信号ＨＬＤＲ
Ｑ２２を活性化してＣＰＵ１１にバス使用権を要求する
。

ＣＰＵＩＩはＤＭＡＣ１２からのＨＬＤＲＱ２２の発生
を常にモニタしながら、所定のプログラム処理を実行し
ている。ＨＬＤＲＱ２２が活性化状態となったことを検
知すると、実行中のプログラム処理を中断して、ｐｃ、
ｐｓｗ、各種レジスタ類の内容をプログラム実行時の値
のまま保持し、バス出力信号をハイインピーダンスとし
て、ホールド・アクノリッジ信号ＨＬＤＡＫ２３を活性
化してＤＭＡＣ１２にバス使用権を与えたことを伝える
。

バス使用権を得た実行制御部１００はＲＷＰ１３３の値
、およびデータ・ラッチ１１０の値をバス５上に出力し
、同時にライト信号を活性化してメモリ３にデータを書
き込む。

その後、ＤＭＡＣ１２はＨＬＤＲＱ２２信号をイン・ア
クティブにして、ＣＰＵ１１にバス使用権の放棄を伝え
ＤＭＡ転送動作を終了する。

ＣＰＵＩＩはバス使用権を取り戻すと、ＰＣ。

ＰＳＷ、及び各種レジスタ類がすべてプログラム処理中
断前の値を保持しているため、中断したプログラム処理
を即時に再開する。

ここで、Ｉ１０操作命令の実行によりＤＭＡ　Ｃ１２が
メモリ３にデータを書き込んだときの各ポインタ、カウ
ンタの動作について説明する。処理実行部１００がデー
タ書き込む毎に、Ｕ／Ｄカウンタ１２０の内容は“１″
カウントダウンし、ＲＷＰ　１３３の内容は“１″イン
クリメントする。

ＭＡＲＬ　３１）１ＭＡＲ１３１自身の値とＲＷＰ１３
３の更新結果の値とを比較している。比較の結果一致を
検出し、ＲＷＰ　１３３がＤＭＡ転送元領域３０の終端
アドレスを越えた場合、ＭＡＲ１３１は一致信号２７を
ＡＤＭ１３２に対して活性化する。ＡＤＭ１３２はこの
一致信号２７の活性化を検出するとＭＡＲ１３１がらＴ
ＣＭＩ　２２の値を減算してＲＷＰ　ｌ　３３に書き込
む。これにより、ＲＷＰＩ　３３＃！ＤＭＡ転送元領域
３ｏの先頭アドレスに更新される。

次に、ＤＭＡＣ１２によるＤＭＡ転送元領域３゜から周
辺装置２へのＤＭＡ転送動作について具体的に説明する
。

周辺装置２のＤＭＡ転送要因が発生すると、周辺装置２
はＤＭＡ実行制御部１００に対しＤＭＡ転送要求信号２
０を活性化する。実行制御部１００はＤＭＡ転送要求信
号２ｏが活性化されると、ＨＬＤＲＱ２２、ＨＬＩ）Ａ
Ｋ２３にＪ：すＣＰＵＩＩからバス使用権を得る。

データをメモリ３から周辺装置２にデータ転送するＤＭ
Ａ転送でき、ＤＭＡＣ１２は、ＡＤＭ１３２でＭＡＲ１
３１からＴＣ１２１の値を減算し生成したアドレス情報
をバス５に出力してＤＭＡ転送元領域３０からの転送デ
ータをバス５上に読み出し、周辺装置２に対してアクノ
リッジ信号２１を出力する。これにより、周辺装置２は
転送データの読み出しを行なう。

一回のＤＭＡ転送の実行終了ごとにＴＣ１２１の内容は
デクリメンタ１２０に読み出され“１”デクリメントさ
れた後書き戻される。これにより、ＭＡＲ１３１からＴ
Ｃ１２１の値を減算して生成されるＤＭＡ転送対象アド
レスは“１″ずつインクリメント更新されていくことに
なる。また−回のＤＭＡ転送の実行終了ごとにＵ／Ｄカ
ウンタ１２０の内容は“ｌ”カウントアツプされる。

周辺装置２からＤＭＡ転送要求信号２０が続けて発生し
ている時には、再び上記のＤＭＡ転送動作を繰り返す。

周辺装置２から連続するＤＭＡ転送要求信号２０が発生
していなければＤＭＡＣＩ２はＨＬＤＲＱ２２信号をイ
ン・アクティブにして、ＣＰＵＩＩにバス使用権の放棄
を伝えＤＭＡ転送動作を終了する。

以上のＤＭＡ転送を繰り返し実行し、デクリメンタ１２
０でＴＣ１２１をデクリメントした結果ＴＣ＝Ｏとなり
、ＴＣ１２１に設定された所定回数のＤＭＡ転送の実行
を終了すると、実行制御部１００はＴＣＭ１２２の内容
をＴＣ１２１にロードする。その後、周辺装置２からＤ
ＭＡ転送要求信号２０が発生しＤＭＡ転送が実行される
ときには、再びメモリ３のＤＭＡ転送元領域３０の先頭
アドレスからＤＭＡ転送が実行される。

このようにして、ＤＭＡ転送元領域３０を用いて繰り返
しＤＭＡ転送を行うことができる。

次にＤＭＡＣ１２のＣＯＭＰｌ　３５の動作について説
明する。

ＤＭＡ転送に先立ちＣＯＭＰｌ　３５にはプログラムに
より“ＤＭＡ転送元領域のデータ数−α”が設定されて
いる。ＤＭＡ転送が実行され、Ｕ／Ｄカウンタ１３４が
カウント・アップしてＧＯＭＰ１３５に一致すると一致
信号２５が活性化し実行制御部１００に伝えられる。こ
の一致信号２５は、ＤＭＡ転送元領域にＤＭＡ転送すべ
きデータが残っていないことを示している。実行制御部
１００は一致信号２５が活性化状態になったことを検知
すると、ＣＰＵＩＩに対してＤＭＡ割り込み要求信号２
４を発生する。

ＣＰＵＩＩは、ＤＭＡ割り込み要求信号２４の発生によ
−り起動される割り込み処理で、ＤＭＡ転送を禁止状態
にするか、Ｕ／Ｄカウンタ１３４の値がＣＯＭＰｌ　３
５の値より小さくなるまでＤＭＡ転送元領域３０に直ち
により高速にデータを書き込む（第４図）。

なお、αを”θ〜数バイト程度”としたのは、ＣＯＭＰ
ｌ　３５が一致を検出してからＤＭＡ転送を禁止するか
、あるいはデータをＣＰＵが書き込むまでの遅延期間に
も行われるＤＭＡ転送によってＣＰＵの未処理データが
転送されてしまうことを防止するためのものである。

以上説明したように、本実施例のＤＭＡＣを内蔵したマ
イクロコンピュータｌによれば、メモリの同一転送領域
に対し繰り返しＤＭＡ転送が実行される。また、ＤＭＡ
転送元領域の専用書き込ゐポインタと、ＣＰＵが専用書
き込みポインタによりＤＭＡ転送元領域にデータを書き
込むと自動的にカウントダウンし、ＤＭＡ転送が実行さ
れると自動的にカウントアツプするＵ／Ｄカウンタを利
用することにより、ＣＰＵは書き込みアドレスを管理す
ることなくＤＭＡ転送元領域として使用するメモリ領域
なＣＰＵは論理的にリング構造をしているバッファとし
て扱うことができる。

第２の実施例について第５図を用いて説明する。

本実施例が第］の実施例と異なるのは、ＤＭＡＣｌ３内
の実行制御部１０２で、実行制御部１０２内１７）ＤＭ
Ａ転送禁止フラグ１０１がＣＯＭＰ　１３５の一致信号
２６の発生により自動的にセットする機能を付・加して
構成された点である。

実行制御部１０２の他の動作及びＤＭＡＣ１３の他の構
成、動作は第１の実施例と同一であるのでここでは説明
を省略する。

本実施例ではＣＰＵＩＩが実行するプログラムの初期設
定処理であらかじめＤＭＡ転送禁止フラグ１０１をリセ
ットしておく、ＤＭＡＣ１３は周辺装置からのＤＭＡ転
送転送要求信号２尭０りＤＭＡ転送を実行している。Ｄ
ＭＡ転送毎にＵ／Ｄカウンタ１３４をカウントアツプし
た結果ＧＯＭＰｌ　３５と一致し、一致信号２６が発生
すると、実行制御部１０２はＣＰＵＩＩに知らせると同
時に、ＤＭＡ転送禁止フラグ１０１をセットし、ＤＭＡ
転送禁止状態にする．つまりＤＭＡ転送元領域からＤＭ
Ａ転送データがなくなると自動的にＤＭＡ転送を禁止状
態にして、ＣＰＵＩＩがＤＭＡ転送データをＤＭＡ転送
元領域に書き込む前に、ＤＭＡＣがＤＭＡ転送元領域か
らＤＭＡ転送データを読み出すことを防止するようにし
ている。

第３の実施例について第６図を用いて説明する。

本実施例が第１の実施例と異なるのは、ＣＰＵ１１がＤ
ＭＡ転送データを書き込むべきメモリ領域の先頭アドレ
スをＭＡＲ　１　３　１からオフセット・アドレス０Ｆ
ＦＡＤＩ　３６をＡＤＭ１３２で減算して生成するもの
とした点である。

ＤＭＡＣ１　４の他の構成、動作は第１の実施例と同一
であるのでここでは説明を省略する。

本実施例において、ＣＰＵＩＩがデータをメモリ領域に
書き込むときの動作について説明する。

ＣＰＵＩＩは初期設定処理でＭＡＲ　１　３　１に″Ｄ
ＭＡ転送元領域３０の最終アドレス＋１″を、０ＦＦＡ
Ｄｌ　３６にＤＭＡ転送元領域３ｏのデータ数をそれぞ
れあらかじめ設定しておく。ＣＰＵ１ｌがＩ１０操作命
令を実行したとき、ＤＭＡ　Ｃ１４の実行制御部１０４
は、０ＦＦＡＤ１　３　６のアドレス値がバス５上に出
力されていることを専用のアドレス・デコーダで検知す
ることにより、Ｉ１０操作命令が実行されたことを検知
する。このとき、バス５上に出力されているデータをデ
ータ・ラッチ１１０にラッチする．実行制御部１０４は
、ＨＬＤＲＱ２２，ＨＬＤＡＫ２　３によりＣＰＵＩＩ
カラハス使用権ヲ得、ＭＡＲ１３１からｏＦＦＡＤ１３
６の値をＡＤＭ１３２で減算して生成したアドレス値、
およびデータ・ラッチ１１０の値をバス５上に出力し、
同時にライト信号を活性化してデータの書き込みを行な
う。この書き込みの度に、ポインタ更新部１３０により
０ＦＦＡＤｌ　３　６の値は“１″デクリメントされる
。このため、ＣＰＵ１１はデータを書き込むアドレスを
順次自動的に更新しながらデータの書き込みを行なう。

０ＦＦＡＤ１３６のデクリメントの結果、０ＦＦＡＤ＝
０となりデータ書き込みアドレスがＤＭＡ転送元領域３
０の最終アドレスを越えたとき、実行制御部１０４はＴ
ＣＭ１２２の内容を０ＦＦＡＤ　１　３　６にロードす
る。その後、ＣＰＵＩＩは、再びＤＭＡ転送元領域３０
の先頭アドレスからデータ書き込みを開始する。

〔発明の効果〕

以上説明したように、本発明のデータ転送制御装置（Ｄ
ＭＡＣ）を内蔵したマイクロコンピュータでは、転送回
数分のＤＭＡ転送が完了したときに自動的に次のＤＭＡ
転送のための制御情報を設定するため、ＣＰＵにより上
記情報の設定処理が不要となり、その結果ＤＭＡ転送要
求を保留する必要がなくなり、高速に周辺装置のＤＭＡ
転送要求に応答することができる。

また、ＣＰＵがＤＭＡ転送元領域にデータを書き込む度
に自動的に更新され、しかもＤＭＡ転送元領域を越える
ときに領域の先頭アドレス情報が自動的に設定される専
用書き込みポインタと、ＣＰＵがデータの書き込みを行
うと自動的にカウントダウンし、ＤＭＡ転送が実行され
ると自動的にカウントアツプするＵ／Ｄカウンタとを利
用することにより、ＣＰＵはＤＭＡ転送領域を論理的に
リング構造をしているバッファとして扱うことができる
。このため、ＣＰＵとしては書き込みアドレスの管理を
一切行わずにＩ１０操作命令を実行するだけでデータの
書き込みができるため、ＣＰＵの操作性が非常によく、
システム全体としての処理能力を大幅に向上することが
できるといった効果がある。

さらに、ＤＭＡ転送元領域からＤＭＡ転送データがなく
なると割り込みを発生してＣＰＵに知らせたり、自動的
にＤＭＡ転送を禁止したりする。

従って、ＣＰＵの未処理データのＤＭＡ転送を防止する
と共に単一領域に対して繰り返しＤＭＡ転送を実行する
ことが可能である。

【図面の簡単な説明】

第１図は本発明の第一の実施例におけるＤＭＡＣを用い
た情報処理システム構成を示すブロック図、第２図は本
発明の第一の実施例におけるＤＭＡ　Ｃの要部構成を示
すプロ、り図、第３図は本発明の第一の実施例における
メモリのマツプ、第４図は本発明の第一の実施例におけ
るＣＰＵ処理フロー第５図は本発明の第二の実施例にお
けるＤＭＡ　Ｃの要部構成を示すブロック図、第６図は
本発明の第三の実施例におけるＤＭＡＣの要部構成を示
すブロック図、第７図は従来のＤＭＡＣを用いた情報処
理システムのブロック図である。第８図は従来のＤＭＡ
転送領域のメモリのマツプである。 １・・・・・・マイクロコンピュータ、２・・・・・・
周辺装置、３・・・・・・メモリ、５・・・・・・バス
、１０・・・・・・周辺装置、１１・・・・・・ＣＰＵ
％　１２・・・・・・ＤＭＡＣ，１３・・・・・・ＤＭ
ＡＣ，１４・・・・・・ＤＭＡＣ，２０・・・・・・Ｄ
ＭＡ転送要求信号、２１・・・・・・アクノリッジ信号
、２２・・・・・・ＨＬＤＲＱ、２３・・・・・・ＨＬ
ＤＡＫ、２４・・・・・・ＤＭＡ割り込み要求信号、２
５・・・・・・一致信号、２６・・・・・・一致信号、
２７・・・・・・一致信号、３０・・・・・・ＤＭＡ転
送元領域、１００・・・・・・ＤＭＡ実行制御部、１０
１・・・・・・ＤＭＡ転送禁止フラグ、１０２・・・・
・・ＤＭＡ実行制御部、１０４・・・・・・ＤＭＡ実行
制御部、１１０・・・・・・データ・ラッチ、１２０・
・・・・・デクリメンタ、１２１・・・・・・ＴＣ，１
２２・・・・・・ＴＣＭ％　１３０・・・・・・ポイン
タ更新部、１３１・・・・・・ＭＡＲ１１３２・・・・
・・ＡＤＭ、１３３・・・・・・ＲＷＰ、１３４・・・
・・・Ｕ／Ｄカウンタ、１３５・・・・・・ＣＯＭＦ、
１３６・・・・・・０ＦＦＡＤ、５００・・・・・・情
報処理システム、５０１・・・・・・マイクロコンピュ
ータ、５０２・・・・・・周辺装置、５０３・・・・・
・メモリ、５０５・・・・・・・バス、５１１・・・・
・・ＣＰＵ、５１２・・・・・・ＤＭＡＣ，５１３・・
・・・・ＭＡＲ。 ５１４・・・・・・ＴＯ，５２０・・・・・・ＤＭＡ転
送要求信号、５２１・・・・・・アクノリ、ジ信号、５
２２・・・・・・ＨＬＤＲＱ。 ５２３・・・・・・ＨＬＤＡＫ、５２４・・・・・・Ｄ
ＭＡ割り込み要求信号。

Claims (1)

【特許請求の範囲】
1. ダイレクトメモリアクセス（ＤＭＡ）方式でメモリと周
   辺装置とのデータ転送を行うデータ転送制御装置におい
   て、ＤＭＡ転送回数を記憶するための転送回数記憶手段
   と、ＤＭＡ転送の実行毎に前記転送回数記憶手段の値を
   更新するための転送回数更新手段と、ＤＭＡ転送の対象
   であるＤＭＡ転送領域の限界アドレスを記憶するための
   限界アドレス記憶手段と、ＤＭＡ転送の実行毎に前記転
   送回数記憶手段の値と前記限界アドレス記憶手段の値と
   からＤＭＡ転送アドレスを生成するためのＤＭＡ転送ア
   ドレス生成手段と、外部の装置のライトアクセスにより
   出力されるアドレスが所定のアドレスであることを検出
   するためのライト検出手段と、該アドレスと同時に出力
   されるデータを格納するためのデータ格納手段と、前記
   ライト検出手段により前記ＤＭＡ転送領域に対し前記デ
   ータ格納手段に格納されたデータを書き込む際のアドレ
   スを格納するための書き込みアドレス格納手段と、該デ
   ータを書き込む毎に前記書き込みアドレス格納手段の値
   を更新するたの書き込みアドレス更新手段と、前記転送
   回数更新手段における更新動作時に増加し、前記アドレ
   ス更新手段における更新動作時に減少する計数手段と、
   前記計数手段の値が所定の値となったことを検出するた
   めの計数値検出手段、とを有することを特徴とするデー
   タ転送制御装置。