JPS623362A - デ−タ受信方式 - Google Patents
デ−タ受信方式Info
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- JPS623362A JPS623362A JP61133591A JP13359186A JPS623362A JP S623362 A JPS623362 A JP S623362A JP 61133591 A JP61133591 A JP 61133591A JP 13359186 A JP13359186 A JP 13359186A JP S623362 A JPS623362 A JP S623362A
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- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明は、可変長データの受信が可能なデータ受信方式
に関する。
に関する。
〈従来技術と問題点〉
高性能計算機周辺装置では、周辺機器から計算機メモリ
に効率よくデータを伝送するために、ダイレクト・メモ
リ・アクセス（ＤＭＡ）が使用される。
に効率よくデータを伝送するために、ダイレクト・メモ
リ・アクセス（ＤＭＡ）が使用される。
しかしながら、計算機周辺装置がターミナルの場合には
、ＤＭＡ転送の実施に当って、特別の問題がある。特に
、ターミナルのオペレータが転送を希望するデータ量を
システムプロセッサが正確に予洞できないというのが典
型的なものである。
、ＤＭＡ転送の実施に当って、特別の問題がある。特に
、ターミナルのオペレータが転送を希望するデータ量を
システムプロセッサが正確に予洞できないというのが典
型的なものである。
従来、ターミナルを用いたデータ転送の実施のため、い
ろいろな方式がとられている。例えば、先入先出（Ｆ
Ｉ ＦＯ）バッファにターミナルからのデータを受信す
る。その後、システムプロセッサはＦＩＦ○バッファを
定期的にポーリングし、バッファ内のデータを処理する
。しかしながら、この方式ではシステムプロセッサとタ
ーミナル間のインタフェースにメモリ・スペースが必要
である。さらに、このポーリングの実施効率は、ＤＭＡ
転送より劣るところがある。
ろいろな方式がとられている。例えば、先入先出（Ｆ
Ｉ ＦＯ）バッファにターミナルからのデータを受信す
る。その後、システムプロセッサはＦＩＦ○バッファを
定期的にポーリングし、バッファ内のデータを処理する
。しかしながら、この方式ではシステムプロセッサとタ
ーミナル間のインタフェースにメモリ・スペースが必要
である。さらに、このポーリングの実施効率は、ＤＭＡ
転送より劣るところがある。
従来技術における第２の方式は、ターミナルが各文字処
理毎にシステムプロセッサに割込むものであるこの方式
では各文字が個別に処理されるとき消費されるシステム
プロセッサ時間が大きくなるというΣ 欠点か有する。文字毎の割り込みは、システムプロ１セ
ツサが数台のターミナルを同時にザービスしているとき
、特にシステムプロセッサ時間を浪費する。
理毎にシステムプロセッサに割込むものであるこの方式
では各文字が個別に処理されるとき消費されるシステム
プロセッサ時間が大きくなるというΣ 欠点か有する。文字毎の割り込みは、システムプロ１セ
ツサが数台のターミナルを同時にザービスしているとき
、特にシステムプロセッサ時間を浪費する。
従来技術における第３の方式は、ターミナルが特別の文
字（例えばキャリジ・リターン）で区切られた文字ブロ
ックを転送するものである。しかしながら、この方式は
、アプリケーション・プログラムに各個別文字を受信す
るとすぐ処理することを許すＵＮＩＸなどのオペレーテ
ィング・システムと一緒に使うことはできない。
字（例えばキャリジ・リターン）で区切られた文字ブロ
ックを転送するものである。しかしながら、この方式は
、アプリケーション・プログラムに各個別文字を受信す
るとすぐ処理することを許すＵＮＩＸなどのオペレーテ
ィング・システムと一緒に使うことはできない。
〈発明の目的〉
本発明は、入出力装置から、該入出力装置の制御により
データを受信し、上記の問題点を解消しようとするもの
である。
データを受信し、上記の問題点を解消しようとするもの
である。
〈発明の概要〉
本発明の方式を実施した１つの装置では、可変長データ
のリード・トランザクションをおこなうことができる。
のリード・トランザクションをおこなうことができる。
ターミナルを含む、可変長データのリード・トランザク
ション可能な入出力（Ｉｌｏ）装置が、システム・メモ
リに格納されてシステムプロセッサやメモリ・コントロ
ーラがコマンド要素を配置するコマンド・リンクド・リ
ストに関連づけられている。リード・トランザクション
に対し、各コマンド要素が転送データを格納するシステ
ムメモリの場所と転送データのバイト数の指定を行なう
のが典型的である。
ション可能な入出力（Ｉｌｏ）装置が、システム・メモ
リに格納されてシステムプロセッサやメモリ・コントロ
ーラがコマンド要素を配置するコマンド・リンクド・リ
ストに関連づけられている。リード・トランザクション
に対し、各コマンド要素が転送データを格納するシステ
ムメモリの場所と転送データのバイト数の指定を行なう
のが典型的である。
Ｉ１０装置はリンクド・リストの要素を自律的にフェッ
チし実行する。工／○装置からシステムメモリへデータ
バイトが転送され、残余バイト数がＩ１０装置に保持さ
れる。Ｉ１０装置はデータ転送を完了すると、システム
プロセッサに割り込むかあるいはデータ転送に関するス
テータス情報を与える。
チし実行する。工／○装置からシステムメモリへデータ
バイトが転送され、残余バイト数がＩ１０装置に保持さ
れる。Ｉ１０装置はデータ転送を完了すると、システム
プロセッサに割り込むかあるいはデータ転送に関するス
テータス情報を与える。
加えて、システムプロセッサはＩ１０装置に特別なフラ
ッシュ・コマンドを送りデータ転送を終了する。フラッ
シュ・コマンドを受信すると、Ｉ１０装置はデータ・ト
ランザクションを停止し、システムプロセッサに残余バ
イト数を返送する。残余バイト数からシステムプロセッ
サは何バイトのデータがシステムメモリに転送されたか
を決定する。Ｉ１０装置は、フラッシュ・コマンドに対
する応答を終えると、再びシステムメモリに対するデー
タ転送を開始する。
ッシュ・コマンドを送りデータ転送を終了する。フラッ
シュ・コマンドを受信すると、Ｉ１０装置はデータ・ト
ランザクションを停止し、システムプロセッサに残余バ
イト数を返送する。残余バイト数からシステムプロセッ
サは何バイトのデータがシステムメモリに転送されたか
を決定する。Ｉ１０装置は、フラッシュ・コマンドに対
する応答を終えると、再びシステムメモリに対するデー
タ転送を開始する。
可変長データ・リード・トランザクションを行なう上述
の方式では、システムプロセッサはＩ１０装置から転送
すべきデータ長の指定をする必要がない転送を自由に終
了させうる。
の方式では、システムプロセッサはＩ１０装置から転送
すべきデータ長の指定をする必要がない転送を自由に終
了させうる。
〈発明の実施例〉
第１図において、システムプロセッサ１１．システムメ
モリ１４．Ｉ１０装置１２，１３，１５がバス１６に接
続されている。Ｉ１０装置１５には計算機ターミナル１
８とＤＭＡアクセス・ターミナル・アダプタ１７が含ま
れている。
モリ１４．Ｉ１０装置１２，１３，１５がバス１６に接
続されている。Ｉ１０装置１５には計算機ターミナル１
８とＤＭＡアクセス・ターミナル・アダプタ１７が含ま
れている。
システムプロセッサ１１は、ターミナル１８からデータ
を受信するため、システムメモリ１４内にコマンド要素
のリンクド・リストを構築する。たとえば、リンクド・
リスト２０は第２図に示すようにコマンド要素２１，２
２，２３，２４．２５から構成されている。各コマンド
要Ｍ２１〜２５は転送データを格納するシステムメモリ
のアドレスを示すポインタを持っている。各コマンド要
素２１〜２５はまた。転送されるバイト（あるいはワー
ド、あるいは特定量のデータを有する他のデータ単位）
数を格納するカウンタを有する。例えば、コマンド要素
２１にはポインタを格納するレジスタｇｌａとカウンタ
を格納するレジスタ２１ｂが示されている。１度リンク
ド・リスト２０が構築されると、システムプロセッサ１
１はターミナル・アダプタ１７に、リンクド・リスト２
ｏの第１要素（ここでは要素２１）のメモリ内アドレス
を転送する。加えて、システムプロセッサ１１はターミ
ナル・アダプタ１７にコマンドを送り、ターミナル・ア
ダプタ１７がコマンド要素２１〜２５を順次フェッチし
実行させる。ターミナル・アダプタ１７は、要素２１を
最初にして、各コマンド要素の内容をターミナル・アダ
プタ１７内のレジスタに転送する。
を受信するため、システムメモリ１４内にコマンド要素
のリンクド・リストを構築する。たとえば、リンクド・
リスト２０は第２図に示すようにコマンド要素２１，２
２，２３，２４．２５から構成されている。各コマンド
要Ｍ２１〜２５は転送データを格納するシステムメモリ
のアドレスを示すポインタを持っている。各コマンド要
素２１〜２５はまた。転送されるバイト（あるいはワー
ド、あるいは特定量のデータを有する他のデータ単位）
数を格納するカウンタを有する。例えば、コマンド要素
２１にはポインタを格納するレジスタｇｌａとカウンタ
を格納するレジスタ２１ｂが示されている。１度リンク
ド・リスト２０が構築されると、システムプロセッサ１
１はターミナル・アダプタ１７に、リンクド・リスト２
ｏの第１要素（ここでは要素２１）のメモリ内アドレス
を転送する。加えて、システムプロセッサ１１はターミ
ナル・アダプタ１７にコマンドを送り、ターミナル・ア
ダプタ１７がコマンド要素２１〜２５を順次フェッチし
実行させる。ターミナル・アダプタ１７は、要素２１を
最初にして、各コマンド要素の内容をターミナル・アダ
プタ１７内のレジスタに転送する。
第３Ａ図、第３Ｂ図および第３ｃ図はシステムメモリ内
のメモリ・ロケーション３０１〜３１１とり−ミナル・
アダプタ１７からシステムメモリ１４ヘデータのＤＭＡ
ｋ送中に起るターミナル・アダプタ内のレジスタの内容
変化とを示している。例えば、ターミナル・アダプタ１
７は要素２１をフェッチし、現在レジスタ２１ａにある
ポインタをレジスタ１７ａに、現在レジスタ２１ｂにあ
るカウンタをレジスタ１７ｂに格納する。その結果は第
３Ａ図に示すとおりで、レジスタ１７ａの内容はシステ
ムメモリ１４のロケーション３０２を示し、レジスタ１
７ｂの内容はターミナル・アダプタ１７が８バイトのデ
ータを転送する手筈であることを示す。
のメモリ・ロケーション３０１〜３１１とり−ミナル・
アダプタ１７からシステムメモリ１４ヘデータのＤＭＡ
ｋ送中に起るターミナル・アダプタ内のレジスタの内容
変化とを示している。例えば、ターミナル・アダプタ１
７は要素２１をフェッチし、現在レジスタ２１ａにある
ポインタをレジスタ１７ａに、現在レジスタ２１ｂにあ
るカウンタをレジスタ１７ｂに格納する。その結果は第
３Ａ図に示すとおりで、レジスタ１７ａの内容はシステ
ムメモリ１４のロケーション３０２を示し、レジスタ１
７ｂの内容はターミナル・アダプタ１７が８バイトのデ
ータを転送する手筈であることを示す。
各バイトがターミナル・アダプタ１７からシステムメモ
リ１４に転送されると、レジスタ１７ａに格納されたポ
インタはインクリメントされシステムメモリ１４の次の
ロケーションを指示、レジスタ１７ｂに格納されたカウ
ンタはデクリメントされ残余バイト数を示す。
リ１４に転送されると、レジスタ１７ａに格納されたポ
インタはインクリメントされシステムメモリ１４の次の
ロケーションを指示、レジスタ１７ｂに格納されたカウ
ンタはデクリメントされ残余バイト数を示す。
第３Ｂ図では、３バイトのデータが転送される。
レジスタ１７ａのポインタはメモリ・ロケーション３０
５を指示し、レジスタ１７ｂのカウンタは転送されるべ
き残余バイト数が５であることを示す。ターミナル・ア
ダプタ１７が８バイト全てを転送しおえないうちに、シ
ステムプロセッサ１１からデータ・フラッシュ・コマン
ドを受信することがある。データ・フラッシュ・コマン
ドを受けとると、ターミナル・アダプタ１７はシステム
メモリ１４へのＤＭＡ転送を中新し、システムプロセッ
サ１１に転送されたデータ量を示すレジスタ１７ｂのカ
ウンタをシステムプロセッサ１１に送信する。第３Ｂ図
に示す時刻において、レジスタ１７ｂのカウンタは転送
されるべき残余バイト数が５であることを示す。そこで
、システムプロセッサ１１はすでに転送されたデータを
処理する。ターミナル・アダプタ１７はつぎのコマンド
要素（ここではコマンド要素２２）をフェッチしデータ
転送を継続する。一方、ターミナル・アダプタ１７がｊ
ｌａｃ図に示すようにデータ・フラッシュ・コマンドを
受信することなく８バイト全てを転送することもある。
５を指示し、レジスタ１７ｂのカウンタは転送されるべ
き残余バイト数が５であることを示す。ターミナル・ア
ダプタ１７が８バイト全てを転送しおえないうちに、シ
ステムプロセッサ１１からデータ・フラッシュ・コマン
ドを受信することがある。データ・フラッシュ・コマン
ドを受けとると、ターミナル・アダプタ１７はシステム
メモリ１４へのＤＭＡ転送を中新し、システムプロセッ
サ１１に転送されたデータ量を示すレジスタ１７ｂのカ
ウンタをシステムプロセッサ１１に送信する。第３Ｂ図
に示す時刻において、レジスタ１７ｂのカウンタは転送
されるべき残余バイト数が５であることを示す。そこで
、システムプロセッサ１１はすでに転送されたデータを
処理する。ターミナル・アダプタ１７はつぎのコマンド
要素（ここではコマンド要素２２）をフェッチしデータ
転送を継続する。一方、ターミナル・アダプタ１７がｊ
ｌａｃ図に示すようにデータ・フラッシュ・コマンドを
受信することなく８バイト全てを転送することもある。
このばあい、ターミナル・アダプタ１７はシステムプロ
セッサ１１に８バイトが転送されたことを通知する。こ
の通知は、情報伝達のだめにプロセッサに割り込んだり
、他の方法によって実施される 第４図に別の実施例を示す。この実施例ではメモリ・ロ
ケーション４０１〜４１１がターミナル・アダプタ１７
内にある。
セッサ１１に８バイトが転送されたことを通知する。こ
の通知は、情報伝達のだめにプロセッサに割り込んだり
、他の方法によって実施される 第４図に別の実施例を示す。この実施例ではメモリ・ロ
ケーション４０１〜４１１がターミナル・アダプタ１７
内にある。
第４図に示すこの実施例では、ターミナル１８からのデ
ータは、レジスタ１７ｂのカウンタがゼロになるまでか
、ターミナル・アダプタ内の全メモリ・ロケーション（
第４図でメモリ・ロケーション４０１〜４１１と表示さ
れている）がうめられるまでか、あるいはターミナル・
アダプタ１７がシステムプロセッサ１１からデータ・フ
ラッシュ・コマンドを受は取るまで、ターミナル・アダ
プタ１７のメモリ。
ータは、レジスタ１７ｂのカウンタがゼロになるまでか
、ターミナル・アダプタ内の全メモリ・ロケーション（
第４図でメモリ・ロケーション４０１〜４１１と表示さ
れている）がうめられるまでか、あるいはターミナル・
アダプタ１７がシステムプロセッサ１１からデータ・フ
ラッシュ・コマンドを受は取るまで、ターミナル・アダ
プタ１７のメモリ。
ロケーション４０１〜４１１にバッファされる。いずれ
のばあいも、ターミナル・アダプタ１７はそこでターミ
ナル１８から受信したメモリ・ロケーション４０１〜４
１１内のデータをシステムメモリ１４へ書きこむ。その
あとターミナル・アダプタ１７は次のコマンド要素をリ
ンクド・リスト２０からフェッチする。そして、ターミ
ナル・アダプタ１７はターミナル１８からのデータをメ
モリ・ロケーション４０１〜４１１に継続受信する。
のばあいも、ターミナル・アダプタ１７はそこでターミ
ナル１８から受信したメモリ・ロケーション４０１〜４
１１内のデータをシステムメモリ１４へ書きこむ。その
あとターミナル・アダプタ１７は次のコマンド要素をリ
ンクド・リスト２０からフェッチする。そして、ターミ
ナル・アダプタ１７はターミナル１８からのデータをメ
モリ・ロケーション４０１〜４１１に継続受信する。
〈発明の効果〉
以上に詳述したように、本発明のデータ受信方式によれ
ば、任意の時点でデータの受信を中断できるとともに、
受信データ数の計数をする必要がないので、受信ホスト
側の負担が少く、かつ柔軟性と高速性が確保される。特
に多数の入出力装置を使用する場合効果が顕著となる。
ば、任意の時点でデータの受信を中断できるとともに、
受信データ数の計数をする必要がないので、受信ホスト
側の負担が少く、かつ柔軟性と高速性が確保される。特
に多数の入出力装置を使用する場合効果が顕著となる。
従って実用に供して有益である。
第１図は本発明が実施される装置の構成図、第２図は本
発明の１実施例で用いるリンクド・リスト上の複数のコ
マンド要素を示す図、第３Ａ図、第３Ｂ図、第３Ｃ図は
本発明の１実施例で用いる入出力装置とシステムメモリ
の１部分を示す図、第４図は本発明の第２の実施例にお
ける入出力装置の１部分を示す図。 １１ニジステムプロセッサ；１４ニジステムメモリ：１
２．１３，１５： Ｉ１０装置；１６：バス：１７：タ
ーミナル・アダプタ； １７ａ、１７ｂ ：レジスタ； ２０：リンクド・リスト；
発明の１実施例で用いるリンクド・リスト上の複数のコ
マンド要素を示す図、第３Ａ図、第３Ｂ図、第３Ｃ図は
本発明の１実施例で用いる入出力装置とシステムメモリ
の１部分を示す図、第４図は本発明の第２の実施例にお
ける入出力装置の１部分を示す図。 １１ニジステムプロセッサ；１４ニジステムメモリ：１
２．１３，１５： Ｉ１０装置；１６：バス：１７：タ
ーミナル・アダプタ； １７ａ、１７ｂ ：レジスタ； ２０：リンクド・リスト；
Claims (1)
- 入出力装置から受信するデータを格納する複数のメモリ
・ロケーションを用意し、前記入出力装置に対し、前記
複数のメモリ・ロケーションの少くとも１つのアドレス
と該複数のメモリ・ロケーションの数を与え、前記複数
のメモリ・ロケーションに対するデータ転送を停止させ
るためのコマンドを前記入出力装置に与えて前記入出力
装置からデータを受信した前記複数のメモリ・ロケーシ
ョン数を与える情報を受信するようにしたデータ受信方
式。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/750,377 US4703418A (en) | 1985-06-28 | 1985-06-28 | Method and apparatus for performing variable length data read transactions |
| US750377 | 1985-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS623362A true JPS623362A (ja) | 1987-01-09 |
| JPH0752418B2 JPH0752418B2 (ja) | 1995-06-05 |
Family
ID=25017624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61133591A Expired - Lifetime JPH0752418B2 (ja) | 1985-06-28 | 1986-06-09 | デ−タ受信方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4703418A (ja) |
| EP (1) | EP0208430B1 (ja) |
| JP (1) | JPH0752418B2 (ja) |
| CA (1) | CA1259422A (ja) |
| DE (1) | DE3673270D1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4851991A (en) * | 1987-02-24 | 1989-07-25 | Digital Equipment Corporation | Central processor unit for digital data processing system including write buffer management mechanism |
| AU622626B2 (en) * | 1987-06-03 | 1992-04-16 | Sony Corporation | Method of processing data |
| US4998198A (en) * | 1988-04-07 | 1991-03-05 | Tandem Computers Incorporated | Dynamic burst control for data transfers |
| US5251303A (en) * | 1989-01-13 | 1993-10-05 | International Business Machines Corporation | System for DMA block data transfer based on linked control blocks |
| US5255371A (en) * | 1990-04-02 | 1993-10-19 | Unisys Corporation | Apparatus for interfacing a real-time communication link to an asynchronous digital computer system by utilizing grouped data transfer commands |
| US6751696B2 (en) | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
| IL96808A (en) | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| US6324120B2 (en) | 1990-04-18 | 2001-11-27 | Rambus Inc. | Memory device having a variable data output length |
| JPH0520263A (ja) * | 1991-07-15 | 1993-01-29 | Nec Corp | データ転送制御装置 |
| US5379381A (en) * | 1991-08-12 | 1995-01-03 | Stratus Computer, Inc. | System using separate transfer circuits for performing different transfer operations respectively and scanning I/O devices status upon absence of both operations |
| US5444853A (en) * | 1992-03-31 | 1995-08-22 | Seiko Epson Corporation | System and method for transferring data between a plurality of virtual FIFO's and a peripheral via a hardware FIFO and selectively updating control information associated with the virtual FIFO's |
| US5517670A (en) * | 1992-12-30 | 1996-05-14 | International Business Machines Corporation | Adaptive data transfer channel employing extended data block capability |
| US6122717A (en) * | 1996-06-17 | 2000-09-19 | Integrated Device Technology, Inc. | Methods and apparatus for a memory that supports a variable number of bytes per logical cell and a variable number of cells |
| US6802022B1 (en) | 2000-04-14 | 2004-10-05 | Stratus Technologies Bermuda Ltd. | Maintenance of consistent, redundant mass storage images |
| US6886171B2 (en) | 2001-02-20 | 2005-04-26 | Stratus Technologies Bermuda Ltd. | Caching for I/O virtual address translation and validation using device drivers |
| US6766413B2 (en) | 2001-03-01 | 2004-07-20 | Stratus Technologies Bermuda Ltd. | Systems and methods for caching with file-level granularity |
| US6971043B2 (en) | 2001-04-11 | 2005-11-29 | Stratus Technologies Bermuda Ltd | Apparatus and method for accessing a mass storage device in a fault-tolerant server |
| EP1591906A1 (en) * | 2004-04-27 | 2005-11-02 | Texas Instruments Incorporated | Efficient data transfer from an ASIC to a host using DMA |
| US20060259657A1 (en) * | 2005-05-10 | 2006-11-16 | Telairity Semiconductor, Inc. | Direct memory access (DMA) method and apparatus and DMA for video processing |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54530A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Reference control unit of memory |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4038642A (en) * | 1976-04-30 | 1977-07-26 | International Business Machines Corporation | Input/output interface logic for concurrent operations |
| JPS5455132A (en) * | 1977-10-12 | 1979-05-02 | Toshiba Corp | Input-output control system |
| JPS586173B2 (ja) * | 1978-01-20 | 1983-02-03 | 株式会社日立製作所 | チャネル制御方式 |
| JPS57113162A (en) * | 1980-12-29 | 1982-07-14 | Fujitsu Ltd | High-speed external storage device |
| US4644463A (en) * | 1982-12-07 | 1987-02-17 | Burroughs Corporation | System for regulating data transfer operations |
-
1985
- 1985-06-28 US US06/750,377 patent/US4703418A/en not_active Expired - Lifetime
-
1986
- 1986-06-09 JP JP61133591A patent/JPH0752418B2/ja not_active Expired - Lifetime
- 1986-06-12 EP EP86304504A patent/EP0208430B1/en not_active Expired
- 1986-06-12 DE DE8686304504T patent/DE3673270D1/de not_active Expired - Lifetime
- 1986-06-12 CA CA000511442A patent/CA1259422A/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54530A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Reference control unit of memory |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0208430B1 (en) | 1990-08-08 |
| CA1259422A (en) | 1989-09-12 |
| DE3673270D1 (de) | 1990-09-13 |
| JPH0752418B2 (ja) | 1995-06-05 |
| EP0208430A1 (en) | 1987-01-14 |
| US4703418A (en) | 1987-10-27 |
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