JPS6057453A - デ−タ処理方式 - Google Patents
デ−タ処理方式Info
- Publication number
- JPS6057453A JPS6057453A JP16456583A JP16456583A JPS6057453A JP S6057453 A JPS6057453 A JP S6057453A JP 16456583 A JP16456583 A JP 16456583A JP 16456583 A JP16456583 A JP 16456583A JP S6057453 A JPS6057453 A JP S6057453A
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はデータ処理方式、特にチャネルに接続され、送
受信バッファを備え、そして複数のデバイスの制御を行
なう制御装置におけるデータ処理方式に関する。
受信バッファを備え、そして複数のデバイスの制御を行
なう制御装置におけるデータ処理方式に関する。
従来技術と問題点
従来上記種類の制御装置は、接続されるデバイスの最大
データ処理量に合せて送受信バッファを定義しているが
、大容量表示ディスプレイやイメージディスプレイなど
データ処理量が多大なデバイスと、データ処理量はそれ
程多くない平均的デバイスが混在して接続される制御装
置（マルチコントローラ）では、送受信バッファのサイ
ズが一定であると各所に制限事項が発生し、システム設
計上柔軟性に欠けるという問題がある。
データ処理量に合せて送受信バッファを定義しているが
、大容量表示ディスプレイやイメージディスプレイなど
データ処理量が多大なデバイスと、データ処理量はそれ
程多くない平均的デバイスが混在して接続される制御装
置（マルチコントローラ）では、送受信バッファのサイ
ズが一定であると各所に制限事項が発生し、システム設
計上柔軟性に欠けるという問題がある。
またチャネル接続におけるデータ転送は制御装置とデバ
イス間のデータ転送より遥かに速いのが普通で、このた
め送受信バッファを設けてデータを蓄積し一括転送する
ことになるが、送受信バ・ノファが１個だけであると転
送できる量が制限される。
イス間のデータ転送より遥かに速いのが普通で、このた
め送受信バッファを設けてデータを蓄積し一括転送する
ことになるが、送受信バ・ノファが１個だけであると転
送できる量が制限される。
発明の目的
本発明は、比較的小容量の送受信バッファで大量のデー
タの送受信ができる、特にマルチコントローラに適当な
データ処理方式を提供しようとするものである。
タの送受信ができる、特にマルチコントローラに適当な
データ処理方式を提供しようとするものである。
発明の構成
本発明はチャネルとデバイスとの間に接続され、送受信
バッファを備えた制御装置におけるデータ処理方式にお
いて、該バッファを複数個用意して、データ受信量が使
用中のバッファの容量を越えるとき信号を発生して空き
バッファを該使用中バッファの後にリンクさせて受信を
継続させ、データ送信時には、使用中バッファが空にな
るとき信号を発生して該使用中バッファからそれにリン
クしている後続バッファに切換え該バッファよりデータ
送出を継続させることを特徴とするが、次に図面を参照
しながらこれを詳細に説明する。
バッファを備えた制御装置におけるデータ処理方式にお
いて、該バッファを複数個用意して、データ受信量が使
用中のバッファの容量を越えるとき信号を発生して空き
バッファを該使用中バッファの後にリンクさせて受信を
継続させ、データ送信時には、使用中バッファが空にな
るとき信号を発生して該使用中バッファからそれにリン
クしている後続バッファに切換え該バッファよりデータ
送出を継続させることを特徴とするが、次に図面を参照
しながらこれを詳細に説明する。
発明の実施例
第１図はデータ処理システムの構成図で１０はホストコ
ンピュータでＣＰＵはそのプロセッサ、ＣＨはチャネル
である。、Ｉ２は制御装置（マルチコントローラ）でｎ
個のディスプレイ１４及びプリンタ１６などのデバイス
が接続される。第２図は制御装置１２の内部構成を示し
、２０はインクフェイス制御回路、２２は主制御部、２
４はデバイス制御部、２６．３０はＤ Ｍ Ａ （Ｄｉ
ｒｅｃｔ ＭｅｍｏｒｙＡｃｃｅｓｓ）制御部、２８は
ｎ個の送受信バッファである。インクフェイス制御回路
２０はチャネルＣＨとのデータ転送などを制御し、主制
御部２２を起動する。デバイス制御部２４はデバイス１
４゜１６とのデータ送受信を制御する。ＤＭＡ制御回路
２６はチャネルＣＨとバッファ２８間のデータ送受信を
、またＤＭＡ制御回路３０はデバイス１４．１６とバッ
ファ２８間のデータ送受信を制御する。
ンピュータでＣＰＵはそのプロセッサ、ＣＨはチャネル
である。、Ｉ２は制御装置（マルチコントローラ）でｎ
個のディスプレイ１４及びプリンタ１６などのデバイス
が接続される。第２図は制御装置１２の内部構成を示し
、２０はインクフェイス制御回路、２２は主制御部、２
４はデバイス制御部、２６．３０はＤ Ｍ Ａ （Ｄｉ
ｒｅｃｔ ＭｅｍｏｒｙＡｃｃｅｓｓ）制御部、２８は
ｎ個の送受信バッファである。インクフェイス制御回路
２０はチャネルＣＨとのデータ転送などを制御し、主制
御部２２を起動する。デバイス制御部２４はデバイス１
４゜１６とのデータ送受信を制御する。ＤＭＡ制御回路
２６はチャネルＣＨとバッファ２８間のデータ送受信を
、またＤＭＡ制御回路３０はデバイス１４．１６とバッ
ファ２８間のデータ送受信を制御する。
送受信バッファ２８はプログラムその他を格納するメモ
リ （ＲＡＭ）の一部に定義して生成する。
リ （ＲＡＭ）の一部に定義して生成する。
従来方式では１デバイス当り１ハソフアなどとするので
、データ転送量が増大すると当該バッファでは収容し切
れない、それを防くべくバッファ容量を充分大にすると
メモリ容量を大きく食ってしまうなどの問題がある。そ
こで本発明では送受信バッファを随時チェーンさせるこ
とができる同一サイズの複数個のバッファとする。この
バッファサイズは処理データ量の少ないデバイスに合−
Ｕたものとしてよく、本例では４ＫＢとする。第３図は
送受信バッファのリンクを示す。２８ａ、、２８ｂ、・
・・・・・は上記の各バッファで（ａｌは空きバッファ
チェーン、ｆｂ）、 ＋ｃ＞は稼動中のかつバッファを
要するデバイスに対して生成された使用中バッファのチ
ェーンである。３２，３４．３６はテーブルで、これら
のテーブルはチェーン先頭のバッファの先頭アドレスを
示し、各バッファはリンクエリヤを有してこのエリヤに
後続バッファの先頭アドレスが格納され、これらにより
バッファチェーンが形成される。
、データ転送量が増大すると当該バッファでは収容し切
れない、それを防くべくバッファ容量を充分大にすると
メモリ容量を大きく食ってしまうなどの問題がある。そ
こで本発明では送受信バッファを随時チェーンさせるこ
とができる同一サイズの複数個のバッファとする。この
バッファサイズは処理データ量の少ないデバイスに合−
Ｕたものとしてよく、本例では４ＫＢとする。第３図は
送受信バッファのリンクを示す。２８ａ、、２８ｂ、・
・・・・・は上記の各バッファで（ａｌは空きバッファ
チェーン、ｆｂ）、 ＋ｃ＞は稼動中のかつバッファを
要するデバイスに対して生成された使用中バッファのチ
ェーンである。３２，３４．３６はテーブルで、これら
のテーブルはチェーン先頭のバッファの先頭アドレスを
示し、各バッファはリンクエリヤを有してこのエリヤに
後続バッファの先頭アドレスが格納され、これらにより
バッファチェーンが形成される。
第４図はチャネルＣＨとバッファ２８間のデータ転送制
御系の要部を示す。ＤＭＡ制御回路２６はメモリアドレ
スレジスタ４２、バイトカウントレジスタ４６、及び該
レジスタ４６の内容を逐次＋１する回路４８を有する。
御系の要部を示す。ＤＭＡ制御回路２６はメモリアドレ
スレジスタ４２、バイトカウントレジスタ４６、及び該
レジスタ４６の内容を逐次＋１する回路４８を有する。
Ｇｌ、Ｇ２はアンドゲート、Ｇ３はオアゲート、Ｓｌは
送信中にＨ（ハイ）レベルになる信号、Ｓ２は受信中に
Ｈレベルになる信号、Ｓ３は１バイト受信でＨレベルに
なる信号、Ｓ４はレジスタ４６の内容が０ （フルまた
はエンプティ）になるときＨレベルになる信号である。
送信中にＨ（ハイ）レベルになる信号、Ｓ２は受信中に
Ｈレベルになる信号、Ｓ３は１バイト受信でＨレベルに
なる信号、Ｓ４はレジスタ４６の内容が０ （フルまた
はエンプティ）になるときＨレベルになる信号である。
次に受信データシーケンスを示す第５図および送信デー
タシーケンスを示す第６図を参照しながら第４図の動作
を説明する。
タシーケンスを示す第６図を参照しながら第４図の動作
を説明する。
制御装置１２がチャネルＣＨからデータを受信する場合
は第５図（ａｌに示すように１．データ準備可能となっ
たとき先ずタグイン（ＴＡＧ−ＩＮ）線を通してチャネ
ルＣＨヘサービスイン（データ要求信号）ＳＶｉを送り
、これを受けてＣＰＵはバスアウＩ−（ＢＵＳ−ＯＵＴ
） にデー’；’を１パイ）のせかつタグアウト （Ｔ
ＡＧ−０［ＪＴ）船泉に・す′−ビスアウト（データ修
飾信号）ＳＶｏを返す。ＤＭＡ制御回路２６はインクフ
ェイス制御回路２゜及び主制御部２２を通しＣごれを受
取りバッファ２８ｊへ該データを格納する。このバッフ
ァへのデータ格納アドレスは主制御部２２がＤＭＡ制御
回路のメモリアドレスレジスタ４２にセノ１−すること
により指定される。ＤＭＡ制御回ＩＩ′８２６はデータ
を１（ｌｌｉｌ（１〕箇ト）取込むと再びタグイン線に
ザーヒスインＳＶｉを上げ、タグアラ［・線にザービス
アウｔ−３Ｖ ｏが出たらハスアウトの１ハイドデータ
を取込む。以下同様処理を繰り返し、データＤｉ、Ｄ２
．・・・・・・を逐次取込む。主制御部２２はまたレン
グス即ちバッファに格納可能なデータ数、本例では４．
ＫＢの補数をＤ Ｍ Ａ １ｌｉＵ御回路のバイトカウ
ントレジスタ４６へ格納し、＋１回路４８はデータを１
個取込む毎にレジスタ４６の内容を＋１する。
は第５図（ａｌに示すように１．データ準備可能となっ
たとき先ずタグイン（ＴＡＧ−ＩＮ）線を通してチャネ
ルＣＨヘサービスイン（データ要求信号）ＳＶｉを送り
、これを受けてＣＰＵはバスアウＩ−（ＢＵＳ−ＯＵＴ
） にデー’；’を１パイ）のせかつタグアウト （Ｔ
ＡＧ−０［ＪＴ）船泉に・す′−ビスアウト（データ修
飾信号）ＳＶｏを返す。ＤＭＡ制御回路２６はインクフ
ェイス制御回路２゜及び主制御部２２を通しＣごれを受
取りバッファ２８ｊへ該データを格納する。このバッフ
ァへのデータ格納アドレスは主制御部２２がＤＭＡ制御
回路のメモリアドレスレジスタ４２にセノ１−すること
により指定される。ＤＭＡ制御回ＩＩ′８２６はデータ
を１（ｌｌｉｌ（１〕箇ト）取込むと再びタグイン線に
ザーヒスインＳＶｉを上げ、タグアラ［・線にザービス
アウｔ−３Ｖ ｏが出たらハスアウトの１ハイドデータ
を取込む。以下同様処理を繰り返し、データＤｉ、Ｄ２
．・・・・・・を逐次取込む。主制御部２２はまたレン
グス即ちバッファに格納可能なデータ数、本例では４．
ＫＢの補数をＤ Ｍ Ａ １ｌｉＵ御回路のバイトカウ
ントレジスタ４６へ格納し、＋１回路４８はデータを１
個取込む毎にレジスタ４６の内容を＋１する。
受信（書込み）終了は、次のようにして行なゎれる。即
ちチャネルＣＨで送出すべきデータがなくなった後の制
御装置からのＳＶｉに対してチャネルＣＨはタグアラ１
−線にＣＭＯ（ストップ指示）をのせ、制御装置はこれ
を受けるとＩ） Ｍ Ａを終了し、ハスイン（Ｂｕｓ−
ＩＮ）にデバイススティタスバイトＤｓＢとしてチャネ
ル終了符号Ｇ Ｅをのせ、かつタグイン線にストップイ
ンＳＴｉをのせる。チャネルよりＤＳＢを受け取ったと
してザーヒスアウトＳＶｏかくると主制御部２２ヘデー
タエンド（データ受信終了）ＤＢを指示してデータ転送
を終了する。主制御部２２はデータエンドＤＥを受けと
るとデバイス制御部２４へ、受信したデータの入ってい
る送受信バッファ２８ｊメモリアドレスと、受信データ
長と、出力ずべきデバイスの機番を通知する。デバイス
制御部２４はそれを受けるとＤＭＡ制御回路３ｏを使用
して該当デバイスへ該データを出力する。
ちチャネルＣＨで送出すべきデータがなくなった後の制
御装置からのＳＶｉに対してチャネルＣＨはタグアラ１
−線にＣＭＯ（ストップ指示）をのせ、制御装置はこれ
を受けるとＩ） Ｍ Ａを終了し、ハスイン（Ｂｕｓ−
ＩＮ）にデバイススティタスバイトＤｓＢとしてチャネ
ル終了符号Ｇ Ｅをのせ、かつタグイン線にストップイ
ンＳＴｉをのせる。チャネルよりＤＳＢを受け取ったと
してザーヒスアウトＳＶｏかくると主制御部２２ヘデー
タエンド（データ受信終了）ＤＢを指示してデータ転送
を終了する。主制御部２２はデータエンドＤＥを受けと
るとデバイス制御部２４へ、受信したデータの入ってい
る送受信バッファ２８ｊメモリアドレスと、受信データ
長と、出力ずべきデバイスの機番を通知する。デバイス
制御部２４はそれを受けるとＤＭＡ制御回路３ｏを使用
して該当デバイスへ該データを出力する。
これがチャネルからデバイスまでの一連のデータ転送（
書込み）における処理であるが、こ＼でもしチャネルＣ
ＩよりデータエンドＤＢがくる前にバイトカウントレジ
スタ４６に指示した受信可能ハイド数がＯになるともは
やバッファは一杯で、以降のデータは受信不能となる。
書込み）における処理であるが、こ＼でもしチャネルＣ
ＩよりデータエンドＤＢがくる前にバイトカウントレジ
スタ４６に指示した受信可能ハイド数がＯになるともは
やバッファは一杯で、以降のデータは受信不能となる。
この問題に関し、従来方式では制御装置側の制限により
、その制限値以上のデータは送ってはいけない、という
規約を設けている。しかしデータを大量に表示／印刷で
きるデバイスの出現及びポストコンピュータの大容量化
の現在では、−に記制限値を大きくせざるを得なくなっ
てきている。本発明はバッファサイズは従来と同程度ま
たはそれ以下でも、大容量のデータを送受信できるよう
にするものである。
、その制限値以上のデータは送ってはいけない、という
規約を設けている。しかしデータを大量に表示／印刷で
きるデバイスの出現及びポストコンピュータの大容量化
の現在では、−に記制限値を大きくせざるを得なくなっ
てきている。本発明はバッファサイズは従来と同程度ま
たはそれ以下でも、大容量のデータを送受信できるよう
にするものである。
第５図（ｂｌはハイドカウントレジスタの内容が０従っ
てバッファがフル（Ｆｕｌｌ）になってもデータ転送が
終了しない場合の例を示す。この場合本発明ではデータ
転送継続信号Ｄ Ｃ（Ｄａｔａ Ｃｏｎｔｉｎｕｅ）を
作成し、主制御部へ通知する。第４図の回路で信号ＤＣ
は受信中信号Ｓ２．１バイト受信信号Ｓ３、ＢＣＲＯ信
号＄４がいずれもＨであることにより発生ずる。信号Ｄ
Ｃは主制御部２２に入力し、これにより主制御１１部は
送受信バッファ２８ｊがフルになったことを知り、次の
送受信バッファ２８ｋを用意し、再度インクフェイス制
御部２ｏとＤＭＡ制御回路２６にデータ要求可能である
ことを通知する。
てバッファがフル（Ｆｕｌｌ）になってもデータ転送が
終了しない場合の例を示す。この場合本発明ではデータ
転送継続信号Ｄ Ｃ（Ｄａｔａ Ｃｏｎｔｉｎｕｅ）を
作成し、主制御部へ通知する。第４図の回路で信号ＤＣ
は受信中信号Ｓ２．１バイト受信信号Ｓ３、ＢＣＲＯ信
号＄４がいずれもＨであることにより発生ずる。信号Ｄ
Ｃは主制御部２２に入力し、これにより主制御１１部は
送受信バッファ２８ｊがフルになったことを知り、次の
送受信バッファ２８ｋを用意し、再度インクフェイス制
御部２ｏとＤＭＡ制御回路２６にデータ要求可能である
ことを通知する。
上記次の送受信バッファは空きバッファより選ぶが、第
３図に示したように空きへソファ２８ａ〜２８ｉはリン
クを作っており、その先頭のバッファ２８ａのアドレス
はテーブル３２に格納されている。主制御部２２はデー
タ転送継続信号ＤＣを受けるとテーブル３２を参照して
空きバッファ２８ａをめ、これをバッファ２８ｊに続く
バッファ２８にとする。具体的にはバッファ２８ｊのリ
ンクエリヤにバッファ２８にの先頭アドレスを書込み、
バイトカウントレジスタ４６には該バッファのレングス
ｍの補数を格納し、メモリアドレスレジスタへはバッフ
ァ２８にのアドレスヲ逐次セットするようにする。この
バッファ２８にもフルになれば同様操作により次の空き
バッファ２８ｂをバッファ２８ｋにリンクさせる。以下
同様である。こうして使用中のバッファのリンクが出来
上るが、第３図ｆｂｌ、 ＴＣ）に示すようにその先頭
バッファのアドレスをテーブル３４．３６に格納してお
く。
３図に示したように空きへソファ２８ａ〜２８ｉはリン
クを作っており、その先頭のバッファ２８ａのアドレス
はテーブル３２に格納されている。主制御部２２はデー
タ転送継続信号ＤＣを受けるとテーブル３２を参照して
空きバッファ２８ａをめ、これをバッファ２８ｊに続く
バッファ２８にとする。具体的にはバッファ２８ｊのリ
ンクエリヤにバッファ２８にの先頭アドレスを書込み、
バイトカウントレジスタ４６には該バッファのレングス
ｍの補数を格納し、メモリアドレスレジスタへはバッフ
ァ２８にのアドレスヲ逐次セットするようにする。この
バッファ２８にもフルになれば同様操作により次の空き
バッファ２８ｂをバッファ２８ｋにリンクさせる。以下
同様である。こうして使用中のバッファのリンクが出来
上るが、第３図ｆｂｌ、 ＴＣ）に示すようにその先頭
バッファのアドレスをテーブル３４．３６に格納してお
く。
空きバッファチェーンではその先頭バッファが切出され
ると次のバッファのアドレスがテーブル３２に書き込ま
れる。また使用バッファが使用済みとなって解放される
と、それは空きノ＼ッファチェーンの最後にリンクされ
る。このような空きバッファリンクを用意しておき、使
用バ・ノファがフルになれば空きバッファリンクよりバ
ッファを１つ取り込んで使用バッファとすると、制限な
しにデータ転送ができると共に、チャネル、制御装置間
のデータ転送中に先に受信したデータをデバイスへ出力
することができるためデータ処理効率が著しく向上する
。またバッファはそれを必要とするデバイスに必要個数
だけ用意することができ、各デバイスに固定的にバッフ
ァを用意する方式などに比べて所要バッファ容量を小に
することができかつバッファフルによりデータ転送中止
などにならない利点が１ｑられる。
ると次のバッファのアドレスがテーブル３２に書き込ま
れる。また使用バッファが使用済みとなって解放される
と、それは空きノ＼ッファチェーンの最後にリンクされ
る。このような空きバッファリンクを用意しておき、使
用バ・ノファがフルになれば空きバッファリンクよりバ
ッファを１つ取り込んで使用バッファとすると、制限な
しにデータ転送ができると共に、チャネル、制御装置間
のデータ転送中に先に受信したデータをデバイスへ出力
することができるためデータ処理効率が著しく向上する
。またバッファはそれを必要とするデバイスに必要個数
だけ用意することができ、各デバイスに固定的にバッフ
ァを用意する方式などに比べて所要バッファ容量を小に
することができかつバッファフルによりデータ転送中止
などにならない利点が１ｑられる。
デバイス例えばディスプレイの画面メモリのデータをＣ
ＰＵへ転送する場合は、先ずＤＭＡ制御装置３０が該画
面メモリのデータをバッファ２８ｊ、２８にへ移し、然
るのちＤＭＡ制御装置２６が該へソファのデータを読出
してチャネルＣＨへ転送することになる。このリード（
読出し）時の制御装置２２、チャネルＣＨ間のデータ転
送は第６図の如くなり、第５図のライト（書込み）時と
は各信号の意味が逆になるだけではへ同一である。
ＰＵへ転送する場合は、先ずＤＭＡ制御装置３０が該画
面メモリのデータをバッファ２８ｊ、２８にへ移し、然
るのちＤＭＡ制御装置２６が該へソファのデータを読出
してチャネルＣＨへ転送することになる。このリード（
読出し）時の制御装置２２、チャネルＣＨ間のデータ転
送は第６図の如くなり、第５図のライト（書込み）時と
は各信号の意味が逆になるだけではへ同一である。
送信データはハスイン（ＢＵＳ−ＩＮ）にのせる。
この第６図の（ａｌは送信バイト数がバッファレングス
より小の場合、ｆｂ）は送信バイト数がへソファレング
スより大の場合である。送信データがバッファレングス
を越えるとき信号ＤＣが発生し、このとき主制御部は次
のバッファのデータを送るようにインタフェイス制御部
２０およびＤＭＡ制御回路２６に指示する。この指示は
ライトの場合と同様である。次のバッファがどれかはリ
ンクエリヤのアドレスにより分る。
より小の場合、ｆｂ）は送信バイト数がへソファレング
スより大の場合である。送信データがバッファレングス
を越えるとき信号ＤＣが発生し、このとき主制御部は次
のバッファのデータを送るようにインタフェイス制御部
２０およびＤＭＡ制御回路２６に指示する。この指示は
ライトの場合と同様である。次のバッファがどれかはリ
ンクエリヤのアドレスにより分る。
発明の詳細
な説明したように本発明によれば、処理データ量の少な
いデバイスに合せた容量の送受信バッファを複数個用意
しておき、そのうちの１つのバッファでデータ受信して
該バッファが一杯になれば次のバッファをリンクさせて
使用するようにするので、多量のデータを処理するデバ
イスへのデータ転送も制限なしでデータ伝送でき、甚だ
有効である。また処理データ量大または小などタイプの
異なるデバイスが複数台あってもそのタイプの差を意識
することなくバッファ選択でき、制御装置への新デバイ
スの接続が用意となり、融通性が大きいので寿命の長い
データ処理装置を提供できる。
いデバイスに合せた容量の送受信バッファを複数個用意
しておき、そのうちの１つのバッファでデータ受信して
該バッファが一杯になれば次のバッファをリンクさせて
使用するようにするので、多量のデータを処理するデバ
イスへのデータ転送も制限なしでデータ伝送でき、甚だ
有効である。また処理データ量大または小などタイプの
異なるデバイスが複数台あってもそのタイプの差を意識
することなくバッファ選択でき、制御装置への新デバイ
スの接続が用意となり、融通性が大きいので寿命の長い
データ処理装置を提供できる。
また各デバイスに対してバッファを過不足なく有効に使
用できるので、バッファ全体のメモリ容量を節減でき、
プログラムの格納及びプログラム実行のための作業領域
などにも使用される主記憶（ＲＡＭ）上の占有領域を可
及的に減少できる効果がある。
用できるので、バッファ全体のメモリ容量を節減でき、
プログラムの格納及びプログラム実行のための作業領域
などにも使用される主記憶（ＲＡＭ）上の占有領域を可
及的に減少できる効果がある。
第１図は本発明の対象となるデータ処理システムの構成
を示す説明図、第２図〜第４図は本発明の実施例を示す
説明図およびブロック図、第５図および第６図は送受信
における手順の説明図である。 図面で、ＣＨはチャネル、１４．１６はデバイス、２８
は送受信バッファ、１２は制御装置、ＤＣはデータ転送
継続を示す信号である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第１図 第２図 （ａ） 第３図
を示す説明図、第２図〜第４図は本発明の実施例を示す
説明図およびブロック図、第５図および第６図は送受信
における手順の説明図である。 図面で、ＣＨはチャネル、１４．１６はデバイス、２８
は送受信バッファ、１２は制御装置、ＤＣはデータ転送
継続を示す信号である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第１図 第２図 （ａ） 第３図
Claims (2)
- （１）チャネルとデバイスとの間に接続され、送受信バ
ッファを備えた制御装置におけるデータ処理方式におい
て、 該バッファを複数個用意して、データ受信量が使用中の
バッファの容量を越えるとき信月を発生して空きバッフ
ァを該使用中バッファの後にリンクさせて受信を継続さ
せ、 データ送信時には、使用中バッファが空になるとき信号
を発生して該使用中バッファからそれにリンクしている
後続バッファに切換え該ノ＼・ノファよりデーク送出を
継続させることを特徴とするデータ処理方式。 - （２）複数個の送受信バッファは、その未使用のものは
空きバッファチェーンを構成し、使用中のものはデバイ
ス別に使用中バッファまたは使用中バッファチェーンを
構成し、そして使用中ハ・ノファは空きバッファチェー
ンより切り出され、使用済みバッファは空きバッファチ
ェーンへ戻されることを特徴とする特許請求の範囲第１
項記載のデータ処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16456583A JPS6057453A (ja) | 1983-09-07 | 1983-09-07 | デ−タ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16456583A JPS6057453A (ja) | 1983-09-07 | 1983-09-07 | デ−タ処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6057453A true JPS6057453A (ja) | 1985-04-03 |
| JPH0219499B2 JPH0219499B2 (ja) | 1990-05-02 |
Family
ID=15795575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16456583A Granted JPS6057453A (ja) | 1983-09-07 | 1983-09-07 | デ−タ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057453A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296260A (ja) * | 1986-06-16 | 1987-12-23 | Nec Corp | デ−タ転送多重制御方式 |
| JPS6420757A (en) * | 1987-07-15 | 1989-01-24 | Kanebo Ltd | Unidirectional synchronizing communication equipment |
| JPH0231265A (ja) * | 1988-07-21 | 1990-02-01 | Pfu Ltd | Ｄｍａ制御装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128645A (ja) * | 1973-04-07 | 1974-12-10 | ||
| JPS52127038A (en) * | 1976-04-19 | 1977-10-25 | Hitachi Ltd | Transfer control device |
| JPS5428631A (en) * | 1977-08-08 | 1979-03-03 | Ricoh Co Ltd | Carrier material for electrophotographic developer |
| JPS5729785A (en) * | 1981-06-01 | 1982-02-17 | Naka Tech Lab | Angle adjustable blind member |
-
1983
- 1983-09-07 JP JP16456583A patent/JPS6057453A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS62296260A (ja) * | 1986-06-16 | 1987-12-23 | Nec Corp | デ−タ転送多重制御方式 |
| JPS6420757A (en) * | 1987-07-15 | 1989-01-24 | Kanebo Ltd | Unidirectional synchronizing communication equipment |
| JPH0529180B2 (ja) * | 1987-07-15 | 1993-04-28 | Kanebo Ltd | |
| JPH0231265A (ja) * | 1988-07-21 | 1990-02-01 | Pfu Ltd | Ｄｍａ制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0219499B2 (ja) | 1990-05-02 |
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