KR100192960B1 - 컴퓨터시스템의 디엠에이인터페이스방법 - Google Patents

Abstract

본 발명은 DMA(Direct Memory Access) 인터페이스에 관한 것으로서, 특히 채널 링크 기능을 갖는 DMA 인터페이스에 관한 것이다.

본 발명은 하나의 주변 장치와 시스템 메모리 사이의 데이타 전송을 CPU의 관여없이 수행하기 위한 DMA 인터페이스에 있어서, 하나의 주변 장치와 메모리 사이의 데이타 전송을 위한 복수의 채널; 및 상기 복수의 채널을 링크시키기 위한 데이타를 갖는 콘트롤 레지스터를 구비하여 메모리의 효율적인 사용을 가능하게 하고 CPU의 스케쥴링을 쉽게하여 줄 뿐 아니라 고전송율이 요구되는 주변 장치의 데이타 전송을 시간적인 격차가 없도록 할 수 있다.

Description

채널 링크 기능을 갖는 DMA(Direct Memory Access) 인터페이스

본 발명은 DMA(Direct Memory Access) 인터페이스에 관한 것으로서, 특히 채널 링크 기능을 갖는 DMA 인터페이스에 관한 것이다.

DMA 인터페이스는 주변 장치와 시스템 메모리 사이의 데이타 전송을 CPU(Central Processor Unit)나 메인 프로세서의 관여없이 수행하기 위하여 사용되는 장치이다.

일반적인 DMA 인터페이스는 DMA 내에 있는 레지스터에 출력을 위한 데이타가 저장된 메모리 블록 또는 데이타가 입력될 메모리 블록의 시작 번지와 끝 번지를 기록하게 되어 있으며, DMA 인터페이스는 주변 장치의 요구가 있으면 시작 번지 레지스터부터 데이타를 전송하기 시작한다.

번지는 데이타가 전송되기 시작하면서 자동적으로 증가하게 되며, 커런트 번지가 끝 번지에 도달하게 되면 DMA는 EOP(End Of Process)를 발생시키면서 시작 번지의 내용을 커런트 번지 레지스터로 자동적으로 복사를 하거나 CPU가 다시 번지 레지스터를 초기화 하기를 기다린다.

그러나 상기와 같은 DMA 인터페이스를 메모리와 비디오 인코딩/디코딩 사이의 데이타 전송을 위한 목적으로 사용할 경우에는 실시간 처리에 문제점이 발생할 수 있다.

예를들면 N번째 프레임의 비디오 디코딩 데이타가 DMA 인터페이스를 통하여 전송되는 동안 N+1번째의 프레임의 디코딩이 진행되어 디코딩된 데이타를 메모리에 준비시켜야 하는데, 이 경우 두가지의 문제점이 발생할 수 있다. 첫째는 N번째 프레임의 데이타 전송에 비하여 N+1번째 프레임의 디코딩이 너무 빨리 진행될 경우 전송중인 N번째의 같은 메모리 영역에 N+1번째의 데이타가 덮어 씌어지게 되어 N번째 프레임의 오류가 발생하게 되는 경우이고, 두 번째는 이와 반대로 N+1번째 프레임의 디코딩이 너무 늦게 이루어져 N+1번째 데이타를 보내야 할 시간에 보내지 못하는 경우가 발생하게 된다.

본 발명의 목적은 상기와 같이 데이타 전송의 실시간 처리가 어려운 문제점을 해결하기 위하여 준비될 다음 프레임이 너무 빨리 디코딩/인코딩 되거나 너무 늦게 디코딩/인코딩 되더라도 오류가 발생하지 않도록 채널 링크 기능을 갖는 개선된 DMA 인터페이스를 제공하는 데 있다.

상기의 목적을 달성하기 위한 본 발명은 하나의 주변 장치와 시스템 메모리 사이의 데이타 전송을 CPU의 관여없이 수행하기 위한 DMA 인터페이스에 있어서, 하나의 주변 장치와 메모리 사이의 데이타 전송을 위한 복수의 채널; 및 상기 복수의 채널을 링크시키기 위한 데이타를 갖는 콘트롤 레지스터를 구비한 것을 특징으로 한다.

도 1은 본 발명에 따른 채널 링크 기능을 가진 DMA 인터페이스를 설명하기 위한 도면.

도 2는 본 발명에 따른 DMA 인터페이스에서 채널 0와 채널 1을 링크하여 사용할 경우의 물리적인 메모리 구조를 나타낸 도면.

이하 첨부한 도면을 참조하여 본 발명을 상세하게 설명한다.

도 1은 본 발명에 따른 DMA 인터페이스를 설명하기 위한 도면으로서, 데이타가 리드/라이트 되는 메모리, 상기 메모리로부터 데이타를 리드/라이트하여 동작하는 주변장치, 상기 메모리로부터 상기 주변 장치로 제 1 및 제 2 채널을 통해 실시간 데이타 전송이 가능하도록 하기 위한 DMA 인터페이스, 및 상기 DMA 인터페이스의 메모리에 관한 사용 요구에 링크 제어 데이타를 출력하고, 상기 메모리의 사용이 중단되는 CPU를 보인다.

여기에서 상기 DMA 인터페이스는 상기 메모리와 상기 주변장치 간에 데이타가 직접 전송될 수 있도록 상기 CPU에 메모리의 사용을 요구하기 위한 DMA 리퀘스트 플립 플롭(DRF)과, 요구되는 상기 메모리의 시작 번지와 끝 번지가 기록되어 있는 DMA 어드레스 레지스터(DAR)와, 읽혀진 메모리를 임시 저장하는 DMA 버퍼 레지스터(DBR)와, 전송될 워드의 수를 저장하는 워어드 카운트 레지스터(WCR)와, 상기 제 1 및 제 2 채널을 링크하기 위하여 CPU에 의해 그 값이 조정되는 데이타를 가진 콘트롤 레지스터(DCR)를 구비한다.

도 2는 본 발명에 따른 DMA 인터페이스에서 채널 0과 채널 1을 링크하여 사용할 경우의 물리적인 메모리 구조를 보이는 도면이다.

상기와 같은 구성을 비디오에서 응용하는 경우 비디오 프레임의 데이타가 00∼FF 까지의 물리적 메모리가 요구되어질 경우 상기 DMA 리퀘스트 플립 플롭(DRF)이 세트되어 상기 CPU와 메모리 간의 전송을 중단시키고, 상기 DMA 어드레스 레지스터(DAR)에 기록된 메모리의 시작 번지 부터 데이타를 읽어들여 상기 DMA 버퍼 레지스터(DBR)로 이동하도록 한다. 이때, 상기 콘트롤 레지스터(DCR)에 주어진 값에 따라 제 1 및 제 2 채널을 동작시킨다. 즉 도면에서 보이는 바와 같이 채널 0의 시작 번지를 00, 끝 번지를 3F로 하고, 채널 1의 시작 번지를 40, 끝 번지를 FF로 세팅한다. 상기와 같이 세팅한 후에 주변 장치로부터 DMA 요구가 발생되면 채널 0의 시작 번지 00부터 데이타 전송이 이루어지며, 커런트 번지가 3F에 도달하면 채널 0에 대한 EOP(End Of Process)가 발생되면서 커런트 번지는 자동적으로 채널 1의 시작 번지가 된다. 한편 채널 0의 EOP가 발생하게 되면 다음 프레임의 디코딩을 시작하여 채널 0의 시작 번지인 00부터 다음 프레임의 데이타를 메모리에 저장하게 된다. 물론 다음 프레임의 디코딩을 진행하는동안 현재 프레임은 채널 1의 번지에 따라 전송이 계속 이루어진다. 그리고 채널 1의 끝 번지에 커런트 번지가 도달하면 채널 1에 대한 EOP가 발생되며 자동적으로 채널 0의 시작 번지로 커런트 번지는 바뀌게 된다.

위와 같은 채널 링크 기능을 DMA 인터페이스에 추가할 경우 물리적 메모리에 한 프레임 만의 메모리 영역을 할당하더라도 실시간으로 비디오 데이타 디코딩과 그 데이타의 전송이 가능하게 된다. 여기에서 채널의 이용은 DMA 내에 존재하며 CPU에 의해 조정되는 별도의 콘트롤 레지스터의 값에 의하여 채널 링크를 할 것인지 각 채널을 독립적으로 사용할 것인지 결정된다.

상기한 바와 같이 본 발명은 고전송률로 메모리와 주변 장치 사이에 계속하여 전송이 이루어져야 하는 경우 DMA 인터페이스의 채널을 링크하여 메모리의 효율적인 사용을 가능하게 하고 CPU의 스케쥴링을 쉽게하여 줄 뿐 아니라 고전송율이 요구되는 주변 장치의 데이타 전송을 리얼 타임으로 전송할 수 있다.

Claims (3)

1. 하나의 주변 장치와 시스템 메모리 사이의 데이타 전송을 CPU의 관여없이 수행하기 위한 DMA 인터페이스에 있어서, 하나의 주변 장치와 메모리 사이의 데이타 전송을 위한 복수의 채널; 및 상기 복수의 채널을 링크시키기 위한 데이타를 갖는 콘트롤 레지스터를 구비한 것을 특징으로 하는 개선된 DMA 인터페이스.
2. 제 1 항에 있어서, 상기 콘트롤 레지스터의 값은 CPU에 의해 조정되는 것을 특징으로 하는 개선된 DMA 인터페이스.
3. 제 1 항에 있어서, 상기 복수의 채널은 콘트롤 레지스터의 값에 따라 각 채널을 독립적으로 사용할 수 있는 것을 특징으로 하는 개선된 DMA 인터페이스.