JPS5921051B2 - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS5921051B2 JPS5921051B2 JP54104608A JP10460879A JPS5921051B2 JP S5921051 B2 JPS5921051 B2 JP S5921051B2 JP 54104608 A JP54104608 A JP 54104608A JP 10460879 A JP10460879 A JP 10460879A JP S5921051 B2 JPS5921051 B2 JP S5921051B2
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- JP
- Japan
- Prior art keywords
- processing unit
- processing
- sub
- main processing
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Multi Processors (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は、通信制御装置、さらに詳しくいえぱ該装置の
回線制御プログラムが内蔵されて通信制御処理を実行す
る通信制御処理部の構成に関する。
回線制御プログラムが内蔵されて通信制御処理を実行す
る通信制御処理部の構成に関する。
従来の通信制御装置は、単一の処理装置（例えば汎用の
マイクロプロセッサ）により通信制御処理部を構成し、
メモリに内蔵した回線制御プログラムにより文字の送受
信、メッセージブロックの組立、分解、回線の監視、制
御、上位処理装置へのブロック転送制御等の通信制御処
理を行なつている。最近の高速回線の普及は著し＜、高
速回線６４Ｋｂｐｓ全２重１回線を処理するためには１
文字当り６２．５マイクロ秒の処理速度が要求されてい
るが、単一プロセッサでは限界となつている。
マイクロプロセッサ）により通信制御処理部を構成し、
メモリに内蔵した回線制御プログラムにより文字の送受
信、メッセージブロックの組立、分解、回線の監視、制
御、上位処理装置へのブロック転送制御等の通信制御処
理を行なつている。最近の高速回線の普及は著し＜、高
速回線６４Ｋｂｐｓ全２重１回線を処理するためには１
文字当り６２．５マイクロ秒の処理速度が要求されてい
るが、単一プロセッサでは限界となつている。
そこで命令速度のある程度の限界を考慮し、複数プロセ
ッサにより処理能力をあげる構成が一般的に用いられて
いる。その場合の問題はプロセッサが２台になつたから
処理能力も倍になるということではなく、プロセッサ間
の通信のための処理等のオーバーヘッドが処理能力を低
くすることである。
ッサにより処理能力をあげる構成が一般的に用いられて
いる。その場合の問題はプロセッサが２台になつたから
処理能力も倍になるということではなく、プロセッサ間
の通信のための処理等のオーバーヘッドが処理能力を低
くすることである。
一般にマルチプロセッサの通信方式としては、メモリを
共有して通信する密結合（ＴｉｇｈｔＣｏｕｐｌｉｎｇ
）と入出力装置を経由して通信する疎結合（Ｌｃｏｓｅ
Ｃｏｕｐｌｉｎｇ）とがある。
共有して通信する密結合（ＴｉｇｈｔＣｏｕｐｌｉｎｇ
）と入出力装置を経由して通信する疎結合（Ｌｃｏｓｅ
Ｃｏｕｐｌｉｎｇ）とがある。
前者は、メモリアクセスのすれちがい防止のためのテス
トアンドセット機能が必要でありメッセージバッファ等
の共通リソースの管理がソフト上、も複雑であるという
欠点がある。また後者は、１０アクセスのためにメッセ
ージバッファ等の転送に要する処理等にプログラムが関
与するので前者に比較し、処理能力の低下が著しいとい
う欠点がある。本発明の目的は、共通メモリを用いた密
結合と、ファーストインファーストアウトキューを用い
た疎結合とを併用することにより、上記欠点を除去）ｎ
−し、より処理能力の高い通信制御装置を提供すること
にある。
トアンドセット機能が必要でありメッセージバッファ等
の共通リソースの管理がソフト上、も複雑であるという
欠点がある。また後者は、１０アクセスのためにメッセ
ージバッファ等の転送に要する処理等にプログラムが関
与するので前者に比較し、処理能力の低下が著しいとい
う欠点がある。本発明の目的は、共通メモリを用いた密
結合と、ファーストインファーストアウトキューを用い
た疎結合とを併用することにより、上記欠点を除去）ｎ
−し、より処理能力の高い通信制御装置を提供すること
にある。
前記租的を達成するために本発明による通信制御装置は
主処理装置と、副処理装置と、各々のプログラム、デー
タが格納される主処理装置用ローカルメモリと、副処理
装置用ローカルメモリと、主処理装置シよび副処理装置
から各処理装置のメモリアドレス空間の一部として共通
にアクセスされる共通メモリと、主処理装置から書込み
副処理装置から読出す主処理装置フアーストインフアー
ストアウトキユ一と、主処理装置および副処理装置から
書込み副処理装置から読出す主処理装置フアーストイン
フアーストアウトキユ一と、主処理装置から書込み主処
理装置訃よび副処理装置から読出すアイドルチエーンフ
アーストインフアーストアウトキユ一とを含み、主処理
装置と副処理装置とのあいだで通信制御処理を負荷分散
あるいは機能分散し、前記共通メモリと主処理装置フア
ーストインフアーストアウトキユ一と副処理装置フアー
ストインフアーストアウトキユ一とアイドルチエーンフ
アーストインフアーストアウトキユ一とによつて前記主
処理装置と副処理装置間の通信を行なうように構成して
ある。
主処理装置と、副処理装置と、各々のプログラム、デー
タが格納される主処理装置用ローカルメモリと、副処理
装置用ローカルメモリと、主処理装置シよび副処理装置
から各処理装置のメモリアドレス空間の一部として共通
にアクセスされる共通メモリと、主処理装置から書込み
副処理装置から読出す主処理装置フアーストインフアー
ストアウトキユ一と、主処理装置および副処理装置から
書込み副処理装置から読出す主処理装置フアーストイン
フアーストアウトキユ一と、主処理装置から書込み主処
理装置訃よび副処理装置から読出すアイドルチエーンフ
アーストインフアーストアウトキユ一とを含み、主処理
装置と副処理装置とのあいだで通信制御処理を負荷分散
あるいは機能分散し、前記共通メモリと主処理装置フア
ーストインフアーストアウトキユ一と副処理装置フアー
ストインフアーストアウトキユ一とアイドルチエーンフ
アーストインフアーストアウトキユ一とによつて前記主
処理装置と副処理装置間の通信を行なうように構成して
ある。
すなわちメツセージプロツク処理と文字送信処理を主に
分担する主処理装置（以下ＭＰという）訃よびそのプロ
グラム、データが格納されるローカルメモリと、文字受
信処理を主に分担する副処理装置（以下ＳＰという）｝
よびそのローカルメモリとの間での通信はＭＰ．．ＳＰ
から各々のメモリアドレス空間の一部としてアクセスす
る共通メモリ（以下ＣＭという）内の複数のメツセージ
バツフアを介してメツセージ、データの送受を行ない、
ＭＰから書込み、ＳＰから読出す主処理装置フアースト
インフアーストアウトキュ一（以下ＦＩＦＯＭｐという
）を介して、ＭＰからＳＰへの制御を行ない、ＭＰおよ
びＳｐから書込み、ＭＰから読出す副処理装置フアース
トインフアーストアウトキユ一（以下ＦＩＦＯｓｐとい
う）を介して、ＭＰ内のプロツク処理のプログラムへの
制御の引渡しを行ない、ＭＰから書込み、ＭＰおよびＳ
Ｐから読出すアイドルチエーンフアーストインフアース
トアウトキユ一（以下ＦＩＦＯＩＤＬＥ）を介して、空
きのメツセージバツフアをＭＰあるいはＳＰのプログラ
ムがハントすることにより、分散【伴なうプログラムの
オーバーヘツドを低減し、従来のプログラム内部のキユ
一をハードウエア化することにより、プログラムの内部
構造を簡単にしその結果処理能力の向上を達成している
。
分担する主処理装置（以下ＭＰという）訃よびそのプロ
グラム、データが格納されるローカルメモリと、文字受
信処理を主に分担する副処理装置（以下ＳＰという）｝
よびそのローカルメモリとの間での通信はＭＰ．．ＳＰ
から各々のメモリアドレス空間の一部としてアクセスす
る共通メモリ（以下ＣＭという）内の複数のメツセージ
バツフアを介してメツセージ、データの送受を行ない、
ＭＰから書込み、ＳＰから読出す主処理装置フアースト
インフアーストアウトキュ一（以下ＦＩＦＯＭｐという
）を介して、ＭＰからＳＰへの制御を行ない、ＭＰおよ
びＳｐから書込み、ＭＰから読出す副処理装置フアース
トインフアーストアウトキユ一（以下ＦＩＦＯｓｐとい
う）を介して、ＭＰ内のプロツク処理のプログラムへの
制御の引渡しを行ない、ＭＰから書込み、ＭＰおよびＳ
Ｐから読出すアイドルチエーンフアーストインフアース
トアウトキユ一（以下ＦＩＦＯＩＤＬＥ）を介して、空
きのメツセージバツフアをＭＰあるいはＳＰのプログラ
ムがハントすることにより、分散【伴なうプログラムの
オーバーヘツドを低減し、従来のプログラム内部のキユ
一をハードウエア化することにより、プログラムの内部
構造を簡単にしその結果処理能力の向上を達成している
。
以下、本発明の実施例についが図面を参照して説明する
。第１図は通信処理部の通信制御装置内での位置を示す
プロツク図である。
。第１図は通信処理部の通信制御装置内での位置を示す
プロツク図である。
回線からの文字および監視情報は回線対応部（以下ＬＡ
という）インターフエース１００を介して回線走査部８
０（以下ＬＳＯＮという）に入力する。ＬＳＣＮ８Ｏは
該当する回線制御メモリ７０（以下ＬＣＷという）のバ
ツフアに格納し、受信フラグをたてる。その受信文字は
ＬＣＷ７Ｏ内に指定されたＭＰｌＯあるいはＳＰ２Ｏへ
入力される。本実施例においてはＳＰ２Ｏに入力される
。ＳＰ２Ｏ内の回線制御プログラムは受信文字を判定し
ＣＭ５Ｏのメツセージバツフアに格納する。一定プロツ
クの文字の受信したところでＳＰ２ＯはＭＰｌＯへ通信
キユ一部（以下ＦＩＦＯという）を介してプロツク処理
要求を出す。ＭＰｌＯ内の回線制御プログラムは、プロ
ツク処理を行ない、受信プロツクはある単位にまとめら
れ、インターフエース制御部１１０（ＦＣ）を介して上
位の処理装置へ転送される。これはダイレクトメモリア
クセス（ＤＭＡ）により行なうのでプログラムは転送に
関与しない。一方、送信データプロツクは上位の処理装
置から、ＦＣｌｌＯを介してＣＭ５Ｏのメツセージバツ
フアに転送され転送結果はＭＰｌＯへ通知される。ＭＰ
ｌＯ内の回線制御プログラムは、プロツク処理を行なつ
たあと１文字づつＣＭ５Ｏから取出しＬＣＷ７Ｏのバツ
フアに格納する。ＬＳＣＮ８Ｏは１文字ＬＣＷから取出
しＬＡｌＯＯを通して回線に送出したあと、処理要求を
ＭＰｌＯのプログラムへ通知する。
という）インターフエース１００を介して回線走査部８
０（以下ＬＳＯＮという）に入力する。ＬＳＣＮ８Ｏは
該当する回線制御メモリ７０（以下ＬＣＷという）のバ
ツフアに格納し、受信フラグをたてる。その受信文字は
ＬＣＷ７Ｏ内に指定されたＭＰｌＯあるいはＳＰ２Ｏへ
入力される。本実施例においてはＳＰ２Ｏに入力される
。ＳＰ２Ｏ内の回線制御プログラムは受信文字を判定し
ＣＭ５Ｏのメツセージバツフアに格納する。一定プロツ
クの文字の受信したところでＳＰ２ＯはＭＰｌＯへ通信
キユ一部（以下ＦＩＦＯという）を介してプロツク処理
要求を出す。ＭＰｌＯ内の回線制御プログラムは、プロ
ツク処理を行ない、受信プロツクはある単位にまとめら
れ、インターフエース制御部１１０（ＦＣ）を介して上
位の処理装置へ転送される。これはダイレクトメモリア
クセス（ＤＭＡ）により行なうのでプログラムは転送に
関与しない。一方、送信データプロツクは上位の処理装
置から、ＦＣｌｌＯを介してＣＭ５Ｏのメツセージバツ
フアに転送され転送結果はＭＰｌＯへ通知される。ＭＰ
ｌＯ内の回線制御プログラムは、プロツク処理を行なつ
たあと１文字づつＣＭ５Ｏから取出しＬＣＷ７Ｏのバツ
フアに格納する。ＬＳＣＮ８Ｏは１文字ＬＣＷから取出
しＬＡｌＯＯを通して回線に送出したあと、処理要求を
ＭＰｌＯのプログラムへ通知する。
ＬＳＣＮ８Ｏからの受信処理要求、送信処理要求等のプ
ログラムへの通知は通常割込により行なう。ジヨブ部９
０，９１がプログラムの起動をうけてＬＣＷ７Ｏを走査
し、処理要求のある回線番号を検出したらＭＰｌＯある
いはＳＰ２Ｏへ割込む。割込レベルで文字送信、文字受
信処理を行なう。第２図は通信処理部の詳細を示すプロ
ツク図である。
ログラムへの通知は通常割込により行なう。ジヨブ部９
０，９１がプログラムの起動をうけてＬＣＷ７Ｏを走査
し、処理要求のある回線番号を検出したらＭＰｌＯある
いはＳＰ２Ｏへ割込む。割込レベルで文字送信、文字受
信処理を行なう。第２図は通信処理部の詳細を示すプロ
ツク図である。
以下、第２図によりメツセージの受信動作と送信動作を
詳しく説明する。まず受信動作ではＳＰ２Ｏのプログラ
ムは最初に受信のためのメツセージバツフアをハントす
る必要がある。
詳しく説明する。まず受信動作ではＳＰ２Ｏのプログラ
ムは最初に受信のためのメツセージバツフアをハントす
る必要がある。
ＦＩＦＯＩＤＬＥ６ｌには２バイト構成の空きのメツセ
ージバツフアドレスがフアーストインフアーストアウト
の形式で複数個キユーイングしている。ＳＰ２Ｏのプロ
グラムは入力命令により２バイト読込み、該回線のメツ
セージバツフアアドレスとして回線制御語の中に格納し
、メツセージバツフアとのリンクを確立する。受信文字
は順次このバツフアに格納され、１バツフア分の文字を
受信するか、伝送制御上のプロツクの終了を示す文字を
受信した場合にはＭＰｌＯのブロツク処理に制御を渡す
ために、該当するメツセージバツフアの先頭アドレスを
２バイトＦＩＦＯｓｐ６２に書込む。そしてＳＰ２Ｏの
プログラムは次の文字受信に備えるために上記と同様に
アイドルのメツセージバツフアをハントする。
ージバツフアドレスがフアーストインフアーストアウト
の形式で複数個キユーイングしている。ＳＰ２Ｏのプロ
グラムは入力命令により２バイト読込み、該回線のメツ
セージバツフアアドレスとして回線制御語の中に格納し
、メツセージバツフアとのリンクを確立する。受信文字
は順次このバツフアに格納され、１バツフア分の文字を
受信するか、伝送制御上のプロツクの終了を示す文字を
受信した場合にはＭＰｌＯのブロツク処理に制御を渡す
ために、該当するメツセージバツフアの先頭アドレスを
２バイトＦＩＦＯｓｐ６２に書込む。そしてＳＰ２Ｏの
プログラムは次の文字受信に備えるために上記と同様に
アイドルのメツセージバツフアをハントする。
ＭＰｌＯでは時間的に厳しい割込レベルの処理が終ると
ベースレベルでプロツク処理のプログラムを起動する。
ＦＩＦＯｓｐ６２から２バイト構成のプロツク処理待の
メツセージバツフアのアドレスを読出し、プロツク処理
を実行する。
ベースレベルでプロツク処理のプログラムを起動する。
ＦＩＦＯｓｐ６２から２バイト構成のプロツク処理待の
メツセージバツフアのアドレスを読出し、プロツク処理
を実行する。
ＭＰｌＯからＳＰ２Ｏへ回線制御のための各種情報を引
渡す場合は、その情報が格納されるメツセージバツフア
の先頭アドレス２バイトをＦＩＦＯＭｐ６３に書込む。
ＳＰ２ＯのプログラムはベースレベルでＦＩＦＯＭｐ６
３から２バイトの先頭アドレスを読出し、その情報に従
つた処理を実行する。
渡す場合は、その情報が格納されるメツセージバツフア
の先頭アドレス２バイトをＦＩＦＯＭｐ６３に書込む。
ＳＰ２ＯのプログラムはベースレベルでＦＩＦＯＭｐ６
３から２バイトの先頭アドレスを読出し、その情報に従
つた処理を実行する。
次に送信の場合は上位処理装置からのデータ転送の起動
がかかるとＦＩＦＯＩＤＬＥ６ｌから空きのメツセージ
バツフアアドレスを読出し、ＤＭＡの先頭アドレスとし
て設定し転送を開始する。送信プロツクがメツセージバ
ツフアに転送完了すると文字送信処理を開始する。文字
送信は割込レペルで送信要求の割込があるとその都度メ
ツセージバツフアから文字を取出し、ＬＣＷ７Ｏのバツ
フアに書込む。メツセージバツフアの送信すべき文字を
全部送信完了すると、次のプロツク処理に引渡すためＶ
ＣＦＩＦＯｓｐ６２にメツセージバッフアの先頭アドレ
スを書込む。ＭＰｌＯのベースレベルのプログラムは ＦＩＦ．Ｏｓｐ６２からの読出したアドレスのメツセー
ジバツフアの送信完了の制御情報をもとに次のプロツク
のメツセージバツフアのアドレスを回線制御語に書込ん
でリンクを確立し、文字送信処理をあらたに開始する。
がかかるとＦＩＦＯＩＤＬＥ６ｌから空きのメツセージ
バツフアアドレスを読出し、ＤＭＡの先頭アドレスとし
て設定し転送を開始する。送信プロツクがメツセージバ
ツフアに転送完了すると文字送信処理を開始する。文字
送信は割込レペルで送信要求の割込があるとその都度メ
ツセージバツフアから文字を取出し、ＬＣＷ７Ｏのバツ
フアに書込む。メツセージバツフアの送信すべき文字を
全部送信完了すると、次のプロツク処理に引渡すためＶ
ＣＦＩＦＯｓｐ６２にメツセージバッフアの先頭アドレ
スを書込む。ＭＰｌＯのベースレベルのプログラムは ＦＩＦ．Ｏｓｐ６２からの読出したアドレスのメツセー
ジバツフアの送信完了の制御情報をもとに次のプロツク
のメツセージバツフアのアドレスを回線制御語に書込ん
でリンクを確立し、文字送信処理をあらたに開始する。
プロツク処理が完了して不要になつたメツセージバツフ
アはアイドルとしてその先頭アドレスをＦＩＦＯＩＤＬ
Ｅ６ｌＶＣ書込む。各キユ一の容量は収容回線数と回線
速度と回線使用率とＭＰｌＯおよびＳＰ２Ｏの処理能力
との関係で決められる。ＭＰｌＯとＳＰ２Ｏとの処理分
散は本実施例では、ＭＰｌＯがプロツク処理および文字
送信処理でＳＰ２Ｏが文字受信処理であるが、ＭＰｌＯ
がプロツク処理と比較的低速な回線の文字送受信処理で
ＳＰ２Ｏが比較的高速な回線の文字送受信処理を行なう
分散処理構成でも可能である。ＦＩＦＯ内の情報は本実
施例では制御情報、データプロツクの引継にかかわらず
、メモリアドレスによつているが、制御情報をコマンド
形式の可変長オーダーとして構成することも可能である
。
アはアイドルとしてその先頭アドレスをＦＩＦＯＩＤＬ
Ｅ６ｌＶＣ書込む。各キユ一の容量は収容回線数と回線
速度と回線使用率とＭＰｌＯおよびＳＰ２Ｏの処理能力
との関係で決められる。ＭＰｌＯとＳＰ２Ｏとの処理分
散は本実施例では、ＭＰｌＯがプロツク処理および文字
送信処理でＳＰ２Ｏが文字受信処理であるが、ＭＰｌＯ
がプロツク処理と比較的低速な回線の文字送受信処理で
ＳＰ２Ｏが比較的高速な回線の文字送受信処理を行なう
分散処理構成でも可能である。ＦＩＦＯ内の情報は本実
施例では制御情報、データプロツクの引継にかかわらず
、メモリアドレスによつているが、制御情報をコマンド
形式の可変長オーダーとして構成することも可能である
。
本発明は以上説明したように、ＭＰとＳＰ間の通信を共
通メモリとフアースインフアーストキユ一（ＦＩＦＯ）
の併用によつて行なうことにより、プログラムの内部構
造を簡単化し共通リソースの管理に要する処理を軽減し
通信制御装置の処理能力を高める効果がある。
通メモリとフアースインフアーストキユ一（ＦＩＦＯ）
の併用によつて行なうことにより、プログラムの内部構
造を簡単化し共通リソースの管理に要する処理を軽減し
通信制御装置の処理能力を高める効果がある。
第１図は本発明の一実施例を示す通信制御装置のプロツ
ク図、第２図は通信用キユ一をより詳細に示したプロツ
ク図である。 １０・・・・・・主処理装置（ＭＰ）、１１・・・・・
・ＭＰプロセツサバス、２０・・・・・・副処理装置（
ＳＰ）、２１・・・・・・ＳＰプロセツサバス、３０・
・・・・・ＭＰ用ローカルメモリ、４０・・・・・・Ｓ
Ｐ用ローカルメモリ、５０・・・・・・共通メモリ、６
０・・・・・・通信用キュ一（ＦＩＦＯ）、６１・・・
・・・アイドルチエーンフアーストインフアーストアウ
トキユ一（ＦＩＦＯＩＤＬＥ）、６２・・・・・・ＳＰ
フアーストインフアーストアウトキュ一（ＦＩＦＯｓｐ
）、６３・・・・・・ＭＰフアーストインフアーストア
ウトキユ一（ＦＩＦＯＭｐ′）． ７０・・・・・・回
線制御メモリ（ＬＣＷ）、８０・・・・・・回線走査部
（ＬＳＣＮ）、９０・・・・・・ＭＰ用ジヨブ部、９１
・・・・・・ＳＰ用ジヨブ部、１００・・・・・・回線
対応部（ＬＡ）インターフエース、１１０・・・・・・
インターフエース制御部（ＦＣ）、１２０・・・・・・
上位装置インターフエース。
ク図、第２図は通信用キユ一をより詳細に示したプロツ
ク図である。 １０・・・・・・主処理装置（ＭＰ）、１１・・・・・
・ＭＰプロセツサバス、２０・・・・・・副処理装置（
ＳＰ）、２１・・・・・・ＳＰプロセツサバス、３０・
・・・・・ＭＰ用ローカルメモリ、４０・・・・・・Ｓ
Ｐ用ローカルメモリ、５０・・・・・・共通メモリ、６
０・・・・・・通信用キュ一（ＦＩＦＯ）、６１・・・
・・・アイドルチエーンフアーストインフアーストアウ
トキユ一（ＦＩＦＯＩＤＬＥ）、６２・・・・・・ＳＰ
フアーストインフアーストアウトキュ一（ＦＩＦＯｓｐ
）、６３・・・・・・ＭＰフアーストインフアーストア
ウトキユ一（ＦＩＦＯＭｐ′）． ７０・・・・・・回
線制御メモリ（ＬＣＷ）、８０・・・・・・回線走査部
（ＬＳＣＮ）、９０・・・・・・ＭＰ用ジヨブ部、９１
・・・・・・ＳＰ用ジヨブ部、１００・・・・・・回線
対応部（ＬＡ）インターフエース、１１０・・・・・・
インターフエース制御部（ＦＣ）、１２０・・・・・・
上位装置インターフエース。
Claims (1)
- １ 主処理装置と、副処理装置と、各々のプログラム・
データが格納される主処理装置用ローカルメモリと、副
処理装置用ローカルメモリと、主処理装置および副処理
装置から各処理装置のメモリアドレス空間の一部として
共通にアクセスされる共通メモリと、主処理装置から書
込み副処理装置から読出す主処理装置ファーストインフ
ァーストアウトキューと、主処理装置および副処理装置
から書込み、副処理装置から読出す主処理装置ファース
トインファーストアウトキューと、主処理装置から書込
み主処理装置および副処理装置から読出すアイドルチェ
ーンファーストインファーストアウトキューとを含み主
処理装置と副処理装置とのあいだで通信制御処理を負荷
分散あるいは機能分散し、前記共通メモリと主処理装置
ファーストインファーストアウトキューと副処理装置フ
ァーストインファーストアウトキューとアイドルチェー
ンファーストインファーストアウトキューとによつて主
処理装置と副処理装置間の通信を行なうように構成した
通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54104608A JPS5921051B2 (ja) | 1979-08-17 | 1979-08-17 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54104608A JPS5921051B2 (ja) | 1979-08-17 | 1979-08-17 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5629737A JPS5629737A (en) | 1981-03-25 |
| JPS5921051B2 true JPS5921051B2 (ja) | 1984-05-17 |
Family
ID=14385132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54104608A Expired JPS5921051B2 (ja) | 1979-08-17 | 1979-08-17 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5921051B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5830256A (ja) * | 1981-08-17 | 1983-02-22 | Nec Corp | 通信制御装置 |
| JPS6253046A (ja) * | 1985-09-02 | 1987-03-07 | Matsushita Electric Ind Co Ltd | 産業用ロボツトのデ−タ通信装置 |
| NL193551C (nl) * | 1991-09-19 | 2000-01-04 | Samsung Electronics Co Ltd | Communicatiewerkwijze tussen processoren in een gedecentraliseerd meerknooppuntencentralesysteem. |
-
1979
- 1979-08-17 JP JP54104608A patent/JPS5921051B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5629737A (en) | 1981-03-25 |
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