RU6925U1 - Процессор ввода-вывода - Google Patents

Abstract

Процессор ввода-вывода, содержащий центральный процессор, к выходным шинам адреса, данных и управления которого подключены блок оперативной памяти центрального процессора, системный блок, блок связи с внешними устройствами, выход которого является шиной связи с внешними устройствми, блок системы межпроцессорного обмена, выход которого является каналом связи с вычислительным процессорным элементом и включающий программируемый переключатель каналов с контроллером, отличающийся тем, что блок связи с внешними устройствами выполнен на периферийном сопроцессоре, дополнительно введены блок аппаратной поддержки периферийного сопроцессора, включающий буфер данных, мультиплексор адреса и блок оперативной памяти периферийного сопроцессора, при этом линии управления блока оперативной памяти периферийного сопроцессора соединены с линиями управления центрального процессора и блока связи с внешними устройствами, адресный вход блока оперативной памяти периферийного сопроцессора соединен с выходом мультиплексора адреса, один вход которого соединен с шиной адреса центрального процессора, а другой вход - с шиной адреса периферийного сопроцессора, вход шины данных блока оперативной памяти периферийного сопроцессора соединен с выходами буфера данных, вход которого соединен с шиной данных центрального процессора и шиной данных периферийного сопроцессора, дополнительно введены блок шинного интерфейса и блок диагностики, входные шины которых соединены с шинами адреса, данных, управления центрального процессора соответственно, при этом выход блока шинного интерфейса является каналом связи с управляющим проц

Description

Полезная модель относится к средствам вычислнтельной техники и предназначена для приема данных и программ от внешних устройств ввода-вьгеода, передачи их вычислительным процессорным элементам и передачи переработанных данных к внешним устройствам в автономном режиме, то есть под }таравлега1ем управляющего процессора, встроенного в процессор ввода / вывода, и собственной программы.

Известны аналогичные зарубежные процессоры ввода / вывода, входяпше в состав мультипроцессорных систем Paragon XP/S (Intel Corp., США /1/, вычислительных к одулей ТТМ-100 и ТТМ-200 (Transtech Parallel Systems Corp., США) /2/. Ошт включают в себя центральный процессор, к выходным шинам адреса, данных и зтгрзвлення которого подключены блок оперативной памяти центрального процессора, системный блок, блок связи с внешними устройствами, блок системы межпроцессорного , содержащий программируемый переключатель каналов с контроллером.

Недостатком указанных процессоров ввода / вывода является то. что они не являются специа пикированными устройствами и не содержат спетгаализированных блоков обработ131, повьш1ающих производительность при операциях ввода / вывода. Кроме того oiffl не имеют непосредственной связи со всеми вычислительными процессорами системы и не поддерживают режим параллельного ввода / вывода информации. Из-за этого снижается общая пропускная способыосгь подсисгемы ввода / вьгаода.

Наиболее близким по технической сущности к описьгааемой модели является сервисньш процессорньтй -элемент мультипроцессора Paragon XP/S (Intel Corp., CTTTA) /1/. Да1пп.п1 процессор ввода / вывода состоит из центрального процессора, к вьгходиым оиишм алреса, данных и правления которого подключены б;юк опсратхшной памяти цснхральною процессора, сисхемный блок, блок CBAJU с внешними устройсхьами, блок сисгемы межпроцессорно1о обмена, выход которого является каналом связи с

вычислительным процессорным элементом, включающий программируемый переключатель каналов с контроллером.

Недостатком прототипа является то, что отсутствует аппаратная поддержка операций ввода / вьшода, а их выполнения используется один канал сетн межпроцессорного обмена, ю-за чего схшжается общая скорость обмена, если обменивается более чем одни вычислительный процессор.

Рещаемая техническая задача состоит в повыщешш скорости вьшолнения операций ввода / вьшода доя вычислительных процессорных элементов с одновременным снижением коэффипиеита использования времени вычислительного процессора на операции ввода / вьтаода, а так же в повьппении эффективности аппаратной поддержки операций ввода / вьтода.

Поставленная задача рещается образом. В процессор ввода / вывода, содержащий центральный процессор, к выходным шинам адреса, данных и управления которого подключены блок оперативной памяти центрального процессора, системный блок, блок связи с виещиими устройствами, выход которого является щиной связи с виещними устройствами, блок системы межпроцессорного обмеиа. выход которого является каналом связи с вычислительным процессорным элементом и включает программируемый переключатель каналов с контроллером, при этом блок связи с впеппшмц устройствами вьшолнен на периферийном сопроцессоре, дополшггельно введены блок апп атной поддержки периферийного сопроцессора, включающий буфер данных, мультиплексор адреса и блок оперативной памяти периферийного сопроцессора, при этом лииии управлеиия блока оперативной памяти периферийного сопроцессора соедииеиы с линиями управлеиия центральиого процессора и блока связи с внещними устройствами, адресиый вход блока оперативной памяти периферийного сопропессора соединен с выходом мультиплексора адреса, од11н вход которого соединен с шиной адреса центрального процессора, а другой вход с щиной адреса периферийного сопроцессора, вход Щ1шы лепных блока оперативной памяти периферийного сопроцессора соединен с выходами буфера данных , вход которого соединен с щшюй данных центрального процессора и шиной данных периферийною сопроцессора, дополнительно введены блок щшгаого интерфейса и блок диагностики, входные щины которых соедииеиы с пгаиами адреса, данных, управлошя центрального процессора соответственно, при этом выход блока шинного интерфейса является каналом связи с

управляющим процессорным элементом, а выход блока диагностики является последовательным каналом связи с управляющей ЭВМ, в блок системы межпроцессорного обмена дополнительно введена двухпортовая память с контроллером, входы которого подключены к ппше адреса, дшшых, управлеш1я центрального процессора соответственно, а выход шины адреса контроллера соединен с входом шины адреса второго порта двухпортовой памяти, выходы линий управления контроллера двухпортовой памяти соединены с входами линий управлзшия первого и второго порта двухпортовой памяти, шина данных и шина адреса первого порта соединены с шиной данных и шиной адреса центрального процессора соответственно, а шина данных второго порта соединена с входом отны данных программируемого переключятетм каналов.

Введение в процессор ввода / вывода блока шинного ннтерфейса способствует повьщ1ению скорости вьшолнения операций ввода / вьтода и обменов служебной информа1шей с управляющим процессорным элементом, а в блок межпроцессорных обменов - двухпортовой памяти с контроллером - повьщ1ает эффективность аппаратной поддержки приема / пфедачн данных по сети межпроцессорных обменов. Это позволяет БСЛ11Ч1пъ скорость загрузки команд и данных в процессор ввода / вывода и выгрузку из него результатов обработки, обмениваться управляющей информацией с управляющим процессорным элементом и уцравляющей ЭВМ параллельно с передачей информации соседним цроцессориым элементам, умеиьшитъ участие вычислительного микропроцессора в операциях приема / передачи данных между вычислительиыми процессорными элементами, увеличив тем самым производительность центрального процессора при обработке данных.

На изображена структурная схема процессора ввода / вывода.

Процессор ввода / вьшода содержит центральный процессор (1), к выходным шннам адреса (А), данных (Д) и уцравления (У) которого нодключены блок оцеративиой памяти (2) центрального процессора, системный блок (3), блок связи с внешними устройсгяами (4), выход которого является шиной связи с внептними устройствами (5). блок системы межпроцессорного обмена (6), выход которого является каналом с

3 вычислительным процессорным элементом (7) и включающий программируемый

переключатель каналов (8) с контроллером (9), блок связи с внешними устройствами (4) выполнен на периферийном сопроцессоре, дополнительно введены блок аппаратной поддержки (10) пфиферийного сопроцессора, включающий буфер данных (И), мультпплезссор адреса (12) и блок оператиспой памяти (13) периферийного сопроцессора, при этом линии управления блока оперативной памяти (13) периферийного сопроцессора соединены с линиями управления центрального процессора (1) и блока связи с внешними устройствами (4), адресный вход блока оперативной памяти (13) пфиферийного сопроцессора соедииеи с выходом мультиплексора адреса (12), одни вход которого соединен с щиной адреса пеятральиого процессора (I), а вход с пшной адреса блока связи с внешними устройствами (4), вход шины данных блока оперативной памяти

(13)периферийного сопроцессора соедвнен с выходами буфера данных (11), вход которого соеддщеи с ппгаой данных цеитральпого цроцессора (1) и Щ1шой да1пп ьх блока связи с внешними устройствами (4), дополнительно введены блок щиниого интерфейса

(14)и блок диагиосгики (15), входные шины которых соеддшеиы с шинами агфеса, данных, управления нейтрального процессора (1) соответственно, при этом выход блока шинного интерфейса (14) является каналом связи с управляющим процессорным элементом (16). а выход блока диагиостики (15) является последовательным каналом связи с управя51юшей ЭВМ (17), в блок системы межпроцессорного обмена (6) дополнительно введена двзхпортовая память (18) с контроллером (19), входы которого под1СЛ1оче1пл к Ш1ше адреса, данных, ущ)авлеиия центрального процессора (1) соответственно, а выход шины адреса контроллера (19) соедниен с входом шины адреса второю порта двухпортовой памяти (18), выходы линий управления контроллера двухпортовой памяти (19) соединены с входами линий управления первого и второго порта двухпортовой памяти (18), шина данных и пгаиа адреса первого порта соединены с шиной данных и шииой адреса попрального цропессора (1) соответственно, а шина данных второго порта соединена с входом шины данных программтфуемого переключателя каналов (8).

4

.

иншщализируег пepифq)ийный сопроцессор, блок шинного интерфейса (14) и ожидает

прихода данных н программ от управл51юшего процессорного элемента (16). Управяяющий процессорный элемент (16) в первую очередь загружает программу операционного ядра, которая помещается в блок оперативной памяти (2) центрального процессора (1). Дальнейшая работа центрального процессора (1) ос}1цествляется под управлением операционного ялра, которое обеспечивает программное взаимодействие с блоком СМПО (6) и блоком связи с внешними устройствами (4). Для обмена данными с шиной связи с внепшими устройствами (5) цоЕПральный процессор (1) помешает в блок ОН (13) периферийного сопроцессора программу, в соответствии с которой периферийный сопроцессор производит обмен данными. Данные для обмена так же располагаются в блоке оперативной памяти (13) периферийного сопроцессора. Этот блок оперативной памяти (13) Доступен как для периффнйного сопроцессора таг: и для центрального процессора (1) через буфер дшшых (И) и М}льт1шле1ссор а;феса (12). Под тфавлением центрального процессора (1) возможен обмен данными между блоком оперативной памяти (13) периферийного сопроцессора и блоком О11еративной памяти центрального процессора (2). Обмен данными с вычислительными процессорными элементами (7) происходит под управлением центрального процессора (1). При передаче данных вычисл1ггельиым пропессорньпя элементам (7) пентральный процессор (1) помещает блок передаваемых данных в даухпортовую память (18). затем программирует переключатель каналов (8) н контроллер СМПО (9) на требуемзто операцию н пфедает дальнейшее ущ авле1ше контроллеру (9) блока межпроцессорных обменов (6). Прп приеме данных от вычислительного процессорного элемента (7) в начале г1рО1раммируемьш переключатель каналов (8) получает заголовок сообщения и выдаст с помощью контроллера (9) прерьшание центральному процессору (i), который программирует переключатель каналов (8) и контроллер (9) блока межпроцессорных обменов (6) на требуемую операпию и передает дальнейшее управление обменом контроллеру СМПО (9). После того как контроллер (9) блока СМПО (6) сообщит об окончаннн операции, центральный процессор (1) считывает полз ченные данные из двухпортовой памяти (18). После окончания обработки передаются в блок операт1тной памяти (13) периферийного сопроцессора, а из него под yupaBJKHHeM сопроцессора в шину связи с внешними устройствами (3).

5

Изготовлен опытный образец процессора ввода / вывода на базе 32-разрядного RISC-MHKponpoueccopa I960 с тактовой частотой ЗЗМгп /3/, имеющий блок оперативной памтпт объемом 4-64 Мбайт и обеспечивающий шпсовую производительность 66 MIPS па частоте 33 Мгц. Пропускная способность блока связи с внешними устройствами составила 20 Мбайт/с, блока шинного интерфейса составила 40 Мбайт/с, блока оперативной памяти в режиме конвейерного обращзЕшя 160 Мбайт/с, блока межпроцессорного обмена 39 Мбайт/с.

Источники информации, принятые во внимание при оформлении за51вки:

1.SPECIFICS iPSC-860, INTEL Corporation, 1990 (аналоги и прототип).

оекламик: проспект

2.TRANSTECH TIMES, Summer 1993г.

3.i960 CACF Microprocessor Users Manual, INTEL Corporation, 1994.

Claims (1)

1. Процессор ввода-вывода, содержащий центральный процессор, к выходным шинам адреса, данных и управления которого подключены блок оперативной памяти центрального процессора, системный блок, блок связи с внешними устройствами, выход которого является шиной связи с внешними устройствми, блок системы межпроцессорного обмена, выход которого является каналом связи с вычислительным процессорным элементом и включающий программируемый переключатель каналов с контроллером, отличающийся тем, что блок связи с внешними устройствами выполнен на периферийном сопроцессоре, дополнительно введены блок аппаратной поддержки периферийного сопроцессора, включающий буфер данных, мультиплексор адреса и блок оперативной памяти периферийного сопроцессора, при этом линии управления блока оперативной памяти периферийного сопроцессора соединены с линиями управления центрального процессора и блока связи с внешними устройствами, адресный вход блока оперативной памяти периферийного сопроцессора соединен с выходом мультиплексора адреса, один вход которого соединен с шиной адреса центрального процессора, а другой вход - с шиной адреса периферийного сопроцессора, вход шины данных блока оперативной памяти периферийного сопроцессора соединен с выходами буфера данных, вход которого соединен с шиной данных центрального процессора и шиной данных периферийного сопроцессора, дополнительно введены блок шинного интерфейса и блок диагностики, входные шины которых соединены с шинами адреса, данных, управления центрального процессора соответственно, при этом выход блока шинного интерфейса является каналом связи с управляющим процессорным элементом, а выход блока диагностики является последовательным каналом связи с управляющей ЭВМ, в блок системы межпроцессорного обмена дополнительно введена двухпортовая память с контроллером, входы которого подключены к шине адреса, данных, управления центрального процессора соответственно, а выход шины адреса контроллера соединен с входом шины адреса второго порта двухпортовой памяти, выходы линий управления контроллера двухпортовой памяти соединены с входами линий управления первого и второго порта двухпортовой памяти, шина данных и шина адреса первого порта соединены с шиной данных и шиной адреса центрального процессора соответственно, а шина данных второго порта соединена с входом шины данных программируемого переключателя каналов.