KR950010947B1 - 버스 프로토콜 맵핑 회로 - Google Patents
버스 프로토콜 맵핑 회로 Download PDFInfo
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Abstract
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Description
제 1 도는 종래 주전신기 시스템 구조도.
제 2 도는 본 발명에 의한 주전산기 시스템 구조도.
제 3 도는 본 발명 버스 프로토콜 맵핑 회로의 구성도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 타이콤 시스템 버스 20 : 익스텐드 입/출력 버스
30 : 버스 프로토콜 맵핑 회로 40 : 중앙 처리 장치
50 : 주 기억 장치 60 : 입/출력 처리 장치
70 : 시스템 제어 장치 80 : 통신망 제어 장치
3A : 펌 웨어부 3B : 메모리부
3C : 익스텐드 버스 인터페이스부 3D : 타이콤 버스 인터페이스부
3E : 통신 제어부 3F : 프로토콜 변환부
3G : 클럭 발생부 3H : 테이타 버퍼 램
3I : 마이크로 프로세서 3J : 직접 메모리 호출부
3K : 에러 검출부 3L : 상태 및 제어 레지스터부
본 발명은 주전산기 시스템인 타이콤(Ticom)에 관한 것으로, 특히 타이콤 시스템의 저성능 입/출력 상하한값으로 인한 시스템 성능 저하 및 입/출력 확장성을 보안하기 위하여 고성능 입/출력 버스인 익스텐드(X Tend) 입/출력 버스와 타이콤 시스템의 주 시스템 버스를 다중(Multiple) 버스 구조로 통합하여 단일 시스템으로 구현할 수 있도록 한 버스 프로토콜 맵핑 회로에 관한 것이다.
종래의 주전산기 구조는 제 1 도에 도시된 바와같이, 공유 기억장치를 사용하는 다중 처리기를 시스템의 각블록 사이에 1초당 100메가 바이트의 전송 속도를 가지고, 데이타 전송과 비동기적 신호 전달을 위한 통로이며 전기 및 기계적으로 연결하는 타이콤 시스템 버스(1)와 ; 이 타이콤 시스템 버스(1)에 최소 1장에서 최대 10장의 보드가 연결되어 연산 기능을 제공하는 중앙 처리 장치(2)와 ; 동일 구조 및 동일 기능을 가지며 외형적으로 서로 독립적인 최소 1장에서 최대 8장 까지의 보드로 구성되어, 데이타 저장 기능을 가지는 주 기억 장치(3)와 ; 각 블록들의 제어를 통하여 시스템을 초기화 하거나 운영체제의 부팅에 관련한 제어를 수행하며, 시스템이 부팅이 된 후에도 시스템 관리자에 의해 시스템 자원을 제어하는 시스템 제어 장치(4)와 ; 상기 중앙 처리 장치(2)로부터 입/출력 요구를 받아 이들 처리하고, 상기 주 기억 장치(3)와 입/출력 주변 장치들 사이에 전송되는 데이타를 임시로 저장하는 입/출력 처리 장치(5)와 ; 이 입/출력 처리 장치(5)와 입/출력 주변 장치를 연결하는 통로로 이들 사이에 데이타와 비동기적 신호를 전송하는 입/출력 서브버스(6)와 ; 주어진 명령에 따라 해당 입/출력 주변 장치를 제어 관리하는 입/출력 제어 장치(7)로 구성되어 있다.
이와같이 구성된 종래의 주전산기는 동작(Operation)중 타이콤 시스템 버스(1)의 버스 중재(Bus Arbitration)에 의해 타이콤 시스템 버스(1)를 승인(Grant)하면, 타이콤 시스템 버스(1)를 사용 상태(Busy State)로 함으로써 다른 입/출력 처리 장치(5)의 동작을 제한 시킨다.
입/출력 동작에서 요구(Request)된 입/출력 처리 장치(5)는, 인터럽트(Interrupt)의 정보(Information)를 얻기 위해서 다시 버스 중재에 참여하여, 주 기억 장치(3)로부터 정보를 얻은 후 입/출력 동자을 수행한다.
그러나 이와같은 종래의 주전산기는, 단일 시스템 버스 구조로 인하여 쌍방 브록간의 메세지 교환 또는 데이타 송수신시 다른 블록의 버스 사용으로 동작의 지연이 발생되고, 시스템 확장 측면에서 모든 입/출력 분야가 입/출력 처리 장치의 의존으로 인한 입/출력 병목 현상이 발생되며, 입/출력 처리 장치의 입/출력 서브 버스 제어로 인한 연속적인 동작으로 동작 시간이 오래 걸리고, 중앙 처리 장치와 입/출력 장치의 상, 하한 값의 차이로 입/출력 성능이 저하되는 문제점이 있었다.
본 발명은 이와같은 종래의 문제점을 감안하여, 타이콤 시스템 버스와 익스텐드 입/출력 버스간의 프로토콜을 맵핑하여 입/출력 성능을 향상시킴을 특징으로 한다.
즉, 타이콤 시스템 버스에 익스텐드 입/출력 버스 및 버스 프로토콜 맵핑 회로를 구현함으로써 중앙 처리 장치가 각종 입/출력 장치를 직접 제어하여 실행하게 하고, 버스 프로토콜 맵핑 회로는 입/출력 동작을 관장하여 최대 32비트로 32바이트 전송을 구현함으로써 장치의 확장성을 부여하도록 한 것이다.
이하 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명에 의한 주전산기 구조는 제 2 도에 도시한 바와같이, 공유 기억 장치를 사용하는 다중 처리기 시스템의 각 블록 사이에 1초당 100메가 바이트의 전송 속도를 가지고, 데이타 전송과 비동기적 신호 전달을 위한 통로이며 전기 및 기계적으로 연결하는 타이콤 시스템 버스(10)와 ; 1초당 40메가 바이트의 전송 속도를 가지고, 입/출력과 통신 자원으로의 효과적인 경로를 제공하는 익스텐드 입/출력 버스(20)와 ; 상기 타이콤 시스템 버스(10)와 익스텐드 입/출력 버스(20)간의 프로토콜을 맵핑하는 버스 프로토콜 맵핑 회로(30)와 ; 상기 타이콤 시스템 버스(10)에 최소 1장에서 최대 10장의 보드가 연결되어 연산 기능을 제공하는 중앙 처리 장치(40)와 ; 동일 구조 및 동일 기능을 가지며 외형적으로 서로 독립적인 최소 1장에서 최대 8장까지의 보드로 구성되어, 데이타 저장 기능을 가지는 주 기억 장치(50)와 ; 상기 중앙 처리 장치(40)로부터 입/출력 요구를 받아 이를 처리하고, 상기 주 기억 장치(50)와 입/출력 주변 장치들 사이에 전송되는 데이타를 임시로 저장하는 입/출력 처리 장치(60)와 ; 각 블록들의 제어를 통하여 시스템을 초기화하거나 운영체제의 부팅에 관련한 제어를 수행하며, 시스템이 부팅이 된 후에도 시스템 관리자에 의해 시스템 자원을 제어하는 시스템 제어 장치(70)와; 일정 지역내의 통신 및 광역 통신시 각 통신망을 제어하는 통신망 제어장치(80)를 포함하여 구성한다.
본 발명 버스 프로토콜 맵핑 회로(30)는 제 3 도에 도시한 바와같이, 하드 웨어 제어 프로그램으로서 입력되는 명령을 받아들여 하드 웨어를 제어하거나, 중앙 처리 장치(40)와 입/출력 처리 장치(60)간의 통신을 지원하고, 입/출력 수행, 시스템 설치 및 부트 지원, 보드 자체 진단, 시스템 개발 보조 등 관련 서비스 기능과 인터페이스 기능을 제공하는 펌 웨어부(3A)와 ; 데이타를 일시적으로 저장하며 다양한 입/출력 기기와 관련하여 여러 가지 기능을 수행하기 위해 에스램(SRAM)으로 구현된 메모리부(3B)와 ; 익스텐드 입/출력 버스(20)와의 코드, 형식, 속도 등의 변화를 행하는 익스텐드 버스 인터페이스부(3C)와 ; 타이콤 시스템 버스(10)와의 코드, 형식, 속도 등의 변화를 행하는 타이콤 버스 인터페이스부(3D)와 ; 플로피 디스크 드라이브(FDD) 등 외부에서 깔아주는 진단 프로그램의 입/출력을 제어하는 통신 제어부(3E)와 ; 타이콤 시스템 버스(10)와 익스텐드 입/출력 버스(20)간의 프로토콜이 서로 맵핑되도록 동작 코드, 데이타 형식, 어드레스 및 인터럽트 등을 변환시키는 프로토콜 변환부(3F)와 ; 시스템을 동기시키기 위한 클럭을 발생하는 클럭 발생부(3G)와 ; 상기 타이콤 버스 인터페이스부(3D)와 프로토콜 변환부(3F) 사이에 위치하여 서로 다른 입/출력 비율로 송수신되는 데이타를 미리 정해진 입/출력의 비율로 송수신하기 위한 데이타 버퍼 램(3H)과 ; 회로 전체를 제어, 처리하는 마치크로 프로세서(3I)와 ; 이 마이크로 프로세서(3I)와 다른 메모리를 담는 소자들간의 고속 데이타 송수신을 하기 위한 직접 메모리 호출부(3J)와 ; 각 어드레스를 해독하여 에러를 검출하는 에러 검출부(3K)와 ; 각 블록간의 제어 및 상태 정보를 억세스하여 각 블록과 상호 교환하는 상태 및 제어 레지스터부(3L)를 포함하여 구성 한다.
이와같이 구성한 본 발명의 작용 및 효과를 상세히 설명하면 다음과 같다.
중앙 처리 장치(40)에서 타이콤 시스템 버스(10)를 요구(Request)하여 승인(Acquisition) 후, 어드레스 및 명령어를 래치한다.
버스 프로토콜 맵핑 회로(30)의 프로토콜 변환부(3F)에서 익스텐드 입/출력 버스(20)의 형식으로 변환시킨 후, 익스텐드 버스 인터페이스부(3C)를 경유하여 익스텐드 입/출력 버스(20)로 전송한다.
동작 코드 및 어드레스, 그리고 보드 등의 명령어를 정송한 후, 익스텐드 입 출력 버스(20)의 사용을 해제한다.
입/출력 처리 장치(60)는 동작 완료 후, 익스텐드 입/출력 버스(20)를 요구하여 승인을 받으면, 익스텐드 버스 인터페이스부(3C)로 데이타를 전송한다.
프로토콜 변환부(3F)를 통해 명령어 해독 후, 타이콤 버스 인터페이스부 (3D)로 전송한다.
타이콤 버스 인터페이스부(3D)는 타이콤 시스템 버스(10)를 요구하여 승인 후, 데이타를 전송한다.
이상에서 상세히 설명한 바와같이 본 발명은, 타이콤 시스템 버스와 익스텐드 입/출력 버스를 양립시키는 버스 프로토콜 맵핑 회로를 구현함으로써 주 시스템 동작과 무관하게 입/출력 동작을 수행할 수 있고, 익스텐드 입/출력 버스의 각종 장치에 주 기억 장치의 일부분을 할당하여 중앙 처리 장치의 직접 제어를 받게 함으로써 중재 횟수, 연속 동작 시간 및 지연 시간을 감소시킬 수 있으며, 시스템 확장 측면에거 모든 입/출력 장치를 익스텐드 입/출력 버스에 직접 연결하여 중앙 처리 장치의 통제를 받게 함으로써 입/출력 병목을 해소할 수 있고, 익스텐드 입/출력 버스의 데이타 전송은 32비트로 최대 32바이트를 전송함으로써 중앙처리 장치와 입/출력 장치의 상, 하한 값의 균형을 이루어 시스템 성능을 향상시킬 수 있는 효과가 있다.
Claims (1)
- 하드 웨어 제어 프로그램으로서 입력되는 명령을 받아들여 하드 웨어를 제어하거나, 중앙 처리 장치(4)와 입/출력 처리 장치(60)간의 통신을 지원하고, 입/출력 수행, 시스템 설치 및 부트 지원, 보드 자체진단, 시스템 개발 보조 등 관련 서비스 기능과 인터페이스 기능을 제공하는 펌 웨어부(3A)와 ; 데이타를 일시적으로 저장하며 다양한 입/출력 기기와 관련하여 여러 가지 기능을 수행하기 위한 에스램(SRAM)으로 구현된 메모리부(3B)와 ; 익스텐드 입/출력 버스(20)와의 코드, 형식, 속도 등의 변화를 행하는 익스텐드 버스 인터페이스부(3C)와 ; 타이콤 시스템 버스(10)와의 코드, 형식, 속도 등의 변화를 행하는 타이콤 버스 인터페이스부(3D)와 ; 플로피 디스크 드라이브(FDD) 등 외부에서 깔아주는 진단 프로그램의 입/출력을 제어하는 통신 제어부(3E)와 ; 타이콤 시스템 버스(10)와 익스텐드 입/출력 버스(20)간의 프로토콜이 서로 맵핑되도록 동작 코드, 데이타 형식, 어드레스 및 인터럽트 등을 변환시키는 프로토콜 변환부(3F)와 ; 시스템을 동기시키기 위한 클럭을 발생하는 클럭 발생부(3G) ; 상기 타이콤 버스 인터페이스부(3D)와 프로토콜 변환부(3F) 사이에 위치하여 서로 다른 입/출력 비율로 송수신되는 데이타를 미리 정해진 입/출력의 비율로 송수신하기 위한 데이타 버퍼 램(3H)과 ; 회로 전체를 제어, 처리하는 마치크로 프로세서(3I)와 ; 이 마이크로 프로세서(3I)와 다른 메모리를 담는 소자들간의 고속 데이타 송수신을 하기 위한 직접 메모리 호출부(3J)와 ; 각 어드레스를 해독하여 에러를 검출하는 에러 검출부(3K)와 ; 각 블록간의 제어 및 상태 정보를 억세스하여 각 블록과 상호 교환하는 상태 및 제어 레지스터부(3L)를 포함하여 구성함을 특징으로 하는 버스 프로토콜 맵핑 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930020034A KR950010947B1 (ko) | 1993-09-28 | 1993-09-28 | 버스 프로토콜 맵핑 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930020034A KR950010947B1 (ko) | 1993-09-28 | 1993-09-28 | 버스 프로토콜 맵핑 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950009463A KR950009463A (ko) | 1995-04-24 |
| KR950010947B1 true KR950010947B1 (ko) | 1995-09-26 |
Family
ID=19364839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930020034A KR950010947B1 (ko) | 1993-09-28 | 1993-09-28 | 버스 프로토콜 맵핑 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950010947B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010018243A (ko) * | 1999-08-18 | 2001-03-05 | 김영환 | 마이크로 프로세서의 레지스터 맵핑 방법 |
-
1993
- 1993-09-28 KR KR1019930020034A patent/KR950010947B1/ko not_active IP Right Cessation
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|---|---|
| KR950009463A (ko) | 1995-04-24 |
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