JPH04294441A - マイクロプロセッサを備えた処理装置間のインターフェイス用回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサを
備えた複数の処理装置間のインターフェイス用回路装置
に関する。

【０００２】

【従来の技術】既知のように、異なる構造のプロセッサ
を有する装置を相互接続するときに、それらが異なる方
法および動作に従って作業するときでもプロセッサの同
様の相互接続に関して問題が生ずる。換言すると、独特
の同様の構造のシステムとして動作するように相互接続
された両プロセッサを形成することは難しく、それらを
構成している部品は、通常互いに非常に異なる過程、周
波数、動作論理に従って動作する。

【０００３】なお、プロセッサ間あるいはプロセッサを
具備しているコンピュータ処理システム間のインターフ
ェイス時に、プロセッサ間のインターフェイスに関する
複数の機能を処理することが可能であるような、好まし
くは集積された小型回路の配列を有することが必要であ
る。

【０００４】このような機能は同期、非同期およびＤＭ
Ａ通信モードの制御を処理することに関連し、これは例
えばホストコンピュータのプロセッサとスピーチプロセ
スモジュールの間におけるスピーチ処理モジュール（モ
トローラ６８０００　プロセッサ）に存在するプロセッ
サに関連する中断信号の制御および処理、ならびにリセ
ット信号の処理、タイミングおよびインターフェイス装
置上で移動する全ての信号の復調およびこのような機能
に応じてそれに従う全て分配された回路である。

【０００５】

【発明が解決しようとする課題】このような問題を解決
するために、種々の相互接続システムが使用される。例
えば、バスとの相互接続は単一のプロセッサに存在する
メモリを開発することを許容するシステムであり、別の
予備の停止によって単独で各プロセッサを動作させ、あ
るいはその反対に動作させるようにソフトウェアあるい
はファームウェアによって信号で知らせる。

【０００６】プロセッサが直列ラインを介して結合され
る場合、伝送された信号パケットの間に衝突を生ずるこ
となく接続バス上、すなわち直列ライン上で両プロセッ
サからの信号を適当な時間に同じ方法で個別に伝送する
ＤＭＡ（直接メモリアクセス）あるいは中断システムを
使用することは可能である。

【０００７】しかしながら、このようなタイプの解決法
はハードウェア構造のように難しい複雑な回路を生じ、
またソフトウェアあるいはファームウェアによる解決法
は全体のシステムを大きく重くする必要があり、それ故
互いにインターフェイスされなければならないプロセッ
サ間のデータ伝送速度を低下させ、したがってプロセッ
サの処理容量を減少させる。

【０００８】さらに、組立てられた回路構成が特有な組
立体および複雑さを減少したできる限り小型なシステム
を有する必要性は非常に広範囲にわたり、同様にさらに
複雑なシステムの特性である動作中のエラーの可能性を
低下させる必要がある。

【０００９】本発明の目的は、マイクロプロセッサが備
えられる処理装置間のインターフェイスをする集積回路
装置を実現し提供することによって既知の技術の上記の
制限を克服することであり、異なる構造および、あるい
は動作モード（同期および非同期）の異なるおよびある
いは異なる動作周波数、あるいは回路構成を増加せずに
、また全体のシステムの処理を減速するファームウェア
あるいはソフトウェアの必要性もなく、簡単で直線的に
動作する方法でプロセッサを相互接続することを可能に
することである。

【００１０】このような装置は、集積処理システムのス
ペースの減少と電力消費に関連する問題を解決するため
に集積可能であるべきである。

【００１１】明らかにこのようにすることによりインタ
ーフェイスシステム自体をさらに小型にし、最適化し、
また信頼性を高める。

【００１２】

【課題を解決するための手段】この目的は、マイクロプ
ロセッサを備えた処理装置間のインターフェイスをする
回路装置において、処理装置に接続され、ローカル情報
のため接続特性を処理する少なくとも２つの直列および
、または並列接続ポートと、メモリに対するインターフ
ェイスと、回路装置を制御し、接続ポートおよびインタ
ーフェイスに接続され、接続ポートとインターフェイス
との間におけるデータの読取りおよび書込みを処理する
制御装置とを具備しているインターフェイス用回路装置
によって達成され、さらにその他の特徴および実施態様
は特許請求範囲の請求項２以下に記載されている。

【００１３】以下添付図面を参照にして２つの実施例に
ついて詳細に説明するが、本発明はそれに限定されるも
のではない。

【００１４】

【実施例】図１において、本発明に従った全装置は、破
線に囲まれ参照符号１によって示されている。

【００１５】参照符号２は、ＲＡＭタイプのメモリ４を
備えた内部制御装置を示す。

【００１６】ブロック３は、ＯＢＣＩ（搭載制御装置イ
ンターフェイス）と呼ばれるインターフェイス並列ポー
トを表す。

【００１７】ブロック５および６は、外部プロセッサに
接続する直列ポートを表す。

【００１８】ブロック７は、ローカルＤＳＰ（デジタル
信号プロセッサ）に結合する並列ポートを表す。

【００１９】ブロック９は、バス９ａを通り結合可能な
外部メモリ１０へのインターフェイスを表す。

【００２０】全ポートにおいて、装置１に存在するイン
ターフェイスおよび回路は、論理回路によって構成され
ている。

【００２１】全装置の記載されている構造は、ＶＬＳＩ
技術による単一のチップ上に集積され、その動作は本発
明に従っている。

【００２２】本発明に従った装置１において、全機能の
集積様式で最適にするように試みられ、通常、異なるプ
ロセッサあるいはプロセッサを備えた異なる構造の間の
結合を許容する分離した回路構成によって実現される。

【００２３】さらに、インターフェイスを処理するため
の通常はファームウェアあるいはソフトウェアによって
実行される一連の機能を装置中に集めるように主として
試みられている。これは、各プロセッサによって伝送さ
れる種々のデータの走査に必要とされる全ての活性から
それらの負担を軽くするプロセッサの負荷の軽減を可能
にする。

【００２４】並列ポート３および７と同様に直列ポート
５および６によって、それは、相互間で衝突することな
しに同じオーバーヘッドでデータを伝送することができ
るように異なるプロセッサを含んでいる基板を直列ある
いは並列に接続可能である。さらに、このような装置に
関して、同じ構造あるいは互いに物理的に間隔を有する
構造に位置されるプロセッサを物理的および論理的に接
続することが可能である。

【００２５】データが縦続に伝送され、制御装置２によ
って自動的に処理されるように、直列ポート６および５
を通り、異なるタイプのプロセッサを同期的に互いに接
続されることが可能であり、その制御装置２はプロセッ
サのタイプおよび接続される処理に適当な構成に従った
外部メモリ１０を構成する。外部メモリ１０の可変構成
においてのみＲＡＭメモリ４の必要性が生じ、それでな
ければ制御装置２は決められた要求を満足にするような
方法で設計される。例えば、それらの１つがデータを生
成し他方がそれを読取る２つのプロセッサ間の固定され
た接続が設けられなければならない場合、２つの動作は
同期されず、単一の列が供給されなければならずＲＡＭ
メモリ４の存在は必要でない。

【００２６】このようにインターフェイスシステムのよ
うな装置１を開発し、相互接続されたプロセッサおよび
それらについて実行される処理に関する交換メモリのよ
うな外部メモリ１０を利用することが可能である。

【００２７】さらに正確には、内部制御回路のため、外
部メモリ１０はＬＩＦＯ（後入先出）構造に従って構成
される。換言すれば、最後のデータは、異なる実時間要
求を有するプロセッサをインターフェイスし、動作を非
同期にするためにこのようなタイプのメモリ構造を開発
できるように最初に出力される。

【００２８】同様に、ＦＩＦＯ（先入れ先出し）構造に
従った外部メモリを使用する場合、メモリ中への第１の
データが上記のような同じ同期特性を使用して出力され
る第１のデータであるという特徴に従って構成される外
部メモリを開発することによってプロセッサを接続する
ことが可能である。

【００２９】さらに内部制御装置２は、インターフェイ
スされる２つのプロセッサ（マルチポート共通メモリ様
式）に関係なくこのようなメモリ１０の読み書きの動作
を実行することが可能である。

【００３０】さらに正確には、並列ポート７は標準プロ
セッサ、すなわち８０×８６ファミリーの間のインター
フェイスを可能にし、並列ポート３はデジタル標準プロ
セッサ（ＤＳＰ）に対するインターフェイスを可能にす
る。 並列インターフェイス様式は、エネーブル信号が与えら
れる通常のメモリ位置として制御装置２によって実際的
にされる新メモリブロックを上記プロセッサが検査する
ことを可能にする。さらに、並列ポートは内部制御リソ
ースおよび外部メモリ（１０）に多重アクセスするため
の無効を減少するため二重バッファ論理装置が設けられ
ている。

【００３１】円形の列のようなリング構造に従った外部
メモリ１０を与えることも可能であり、それは決められ
た処理に関係したある種の構造である。

【００３２】直列ポート６および５は、異なる物理的存
在（ＰＢＡ）の間の直列接続を実現するような方法で３
２チャンネルフレームで毎秒４，０９６　キロビットの
伝送を可能にする。

【００３３】換言すると、基本的原理は内部制御装置２
を開発する装置に含み、ＦＩＦＯのような特定のメモリ
の代りに通常のＲＡＭメモリを動作メモリとして使用す
る並列ポート（７，３）および直列ポート（５あるいは
６）をインターフェイスするＲＡＭ４が備えられる。さ
らに、インターフェイスされるプロセッサに応じて独立
的なメモリブロックタイプのマルチポートＲＡＭ，ＦＩ
ＦＯ，ＬＩＦＯあるいは円形の列の１セットの外部メモ
リとしてメモリを構成することが可能である。これは、
独立的に接続されオーバーヘッドのソフトウェアのない
２つのプロセッサの実行におけるそれぞれの処理をイン
ターフェイスすることを可能にする。

【００３４】本発明に従った装置は、ＦＩＦＯあるいは
ＬＩＦＯとして処理される外部メモリにランダムモード
に応じることを可能にする。実際に、遅延ラインを構成
するように、上からのアドレスを特定することによって
列に応じることが可能である。この設備は、デジタル信
号処理のいくつかのアルゴリズムに使用される。

【００３５】事実、各メモリブロックは、それぞれプロ
グラムされた機能によって特徴づけられる唯一の存在と
して明白である。

【００３６】ＦＩＦＯ様式の利用は、特に、同じＰＢＡ
（並列ポートを通るインターフェイス）および異なるＰ
ＢＡ（マルチチャンネル直列ポートを通るインターフェ
イス）の両方で異なるプロセッサに存在する透明非同期
処理を接続することを可能にする。

【００３７】直列ポートは３２＋３２の独立チャンネル
のような方法における制御装置によって処理される。各
チャンネルは異なり、直列に接続され、物理的に存在す
るＦＩＦＯインターフェイス様式を広げるような方法で
ＦＩＦＯの列で変換される。

【００３８】各直列ポートに関して、外部クロック速度
に関するビット速度（毎秒１０メガビット以上）と、フ
レーム構造（１乃至３２タイムスロット）と、フレーム
ストローブに対応するチャンネル番号（送信および受信
の両方における）と入力／出力信号の論理（正あるいは
負）と、有効な信号を見つけるクロックエッジ（降下あ
るいは上昇）とのプログラム可能性が予測される。

【００３９】各タイムスロットは１６ビットのワードを
含む。これらはデータビットの全てあるいはデータビッ
トの一部分およびコントロールビットの一部分と考えら
れる。この特徴を開発することによって本発明に従った
装置は、直列リンクを通り流出されるデータパケットを
自動的に処理しアドレスプロセッサに有効なパケット（
パケットの端部）を知らせることが可能である。

【００４０】ＰＣＭリンクへの結合の場合において、装
置はこの特別なオーバーヘッドを形成するプロセッサを
緩和するＡ／ｕの法則からの変換および逆変換動作をす
ることが可能である。

【００４１】装置の動作中、特別の状態の数は装置のユ
ーザー（プロセッサ）から特別の注意を要すると考えら
れる。これらの状態は、誤りあるいは認められない動作
あるいはデータブロックの論理的構造に関する特別の生
理学的状態から生ずる。装置は、各プロセッサポートに
これらの事象（満たされた列、空の列、有効性のないブ
ロックアクセス、書込み保護の侵害、データパケットの
利用性等）の発生を別々に検出でき、信号が送られる複
雑なメカニズムを備えている。例外的なタイプに基づい
て、装置はレジスタの適当なセットを介して表示され、
プロセッサは適当な動作を請け負う。さらにこれらの特
徴は、ファームウェア開発位相において特に使用される
。

【００４２】このような装置が単一のチップに集積され
ることが有効であることは明らかである。外部メモリを
有するという選択は、主に高い柔軟性を許容するためで
あり、外部メモリ１０が高い記憶容量を有することを必
要とする場合、同じチップ上に集積することは不可能で
ある。それにもかかわらず、外部メモリの量が固定され
、あまり大きくなく予め決められている特定の応用にお
いて、このような外部メモリ１０は同じチップに集積さ
れ、高い時間的性能を許容する。

【００４３】図２においては本発明による第２の装置が
示され、それは特にファミリーｉａＰ×８０×８６のマ
イクロプロセッサが備えられるホストコンピュータ、フ
ァミリー６８０００　のマイクロプロセッサが備えられ
るスピーチ処理モジュールをインターフェイスするため
に設計されている。

【００４４】装置は破線で囲まれたブロック１１８　に
よって全体が示されている。ブロック１１８　中の第１
の回路ブロック１０１　はホストコンピュータをインタ
ーフェイスする回路を表す。

【００４５】このような回路は構造的に一連のレジスタ
として示され、メモリとして使用され、データの交換お
よび、また図２には示されていないスピーチ処理モジュ
ールのプロセッサとホストコンピュータプロセッサとの
間を制御する。

【００４６】回路ブロック内の回路部分１０２，１０３
，１０４　および１０５　が示されている。特に、回路
１０２　および１０３　は非同期データ交換に使用され
るメモリ装置であり、回路１０４および１０５　はＤＭ
Ａデータ交換に使用されるメモリ装置であり、それらは
単一部品の列のように機能する。

【００４７】ブロック１０６　は、全体の装置のタイマ
回路および特にスピーチ処理モジュールに存在するプロ
セッサモートローラ６８０００　のプログラム可能なタ
イミングのための回路を表す。

【００４８】ブロック１０７　は、スピーチ処理モジュ
ールに存在するプロセッサ６８０００　の中断処理のた
めの回路を表す。

【００４９】ブロック１０８　は、装置１１８　との間
の循環信号を復調する復調回路を表す。

【００５０】１０９　は、対応するデータ伝送のための
ホストコンピュータとの間のバスによって表される接続
線を示す。

【００５１】１１０　は、ホストコンピュータからのア
ドレスを回路１０１　に受信させる別のバスを使用して
いる接続線を示す。

【００５２】１１１　は、制御信号を送受信するバスを
通るホストコンピュータとの間の接続を表す。

【００５３】１１２　および１１３　はＤＭＡモードの
接続線を表す。ライン１１２　は、中断信号の送信に使
用される。ライン１１２　および１１３　は、回路１０
１　からの出力接続である。

【００５４】１１４　は、スピーチ処理モジュールの基
板から出ているバスによって表されるアドレス用のアク
セスラインを表す。

【００５５】スピーチ処理モジュールに送られるために
接続部１１５　を通るすべての制御データは、中断制御
回路１０７　に送られる。

【００５６】１１６　は、回路１０８　の復調用のスピ
ーチ処理モジュールからバスを通って来るアドレスを表
す。

【００５７】１１７　は、インターフェイス回路１０１
　の入力および出力データのＩ／Ｏ接続を表す。

【００５８】図２に関する本発明の上記の主要な構造の
動作は、以下の通りである。

【００５９】プロセッサ６８０００　とホストコンピュ
ータの間でインターフェイスするために特定する回路ブ
ロック１０１　は、対応する回路１０２　乃至１０５　
に関する内部レジスタの使用によって制御処理を与え、
前記のようにそれぞれ決められた動作モードを特定する
。

【００６０】事実、データの交換に使用される一連のレ
ジスタに加え、ライン１０９，１１０　および１１１　
を使用している制御およびアドレスを行う回路ブロック
１０１　は、両プロセッサから呼出される状態レジスタ
と呼ばれる別のレジスタを通り、非同期的にＤＭＡ処理
によってデータの交換および制御を可能にする。

【００６１】特に、非同期モードの範囲において、両方
向の非同期ポートである回路１０２　および１０３　が
使用され、ＤＭＡモード回路１０４　および１０５　は
多量のデータの迅速な交換を可能にし、両方向性ポート
が使用される。

【００６２】明らかに、これらの状況において装置１１
８　の入力および出力で復調が生じなければならない。

【００６３】各プロセッサ間の情報交換の伝達および処
理は、ポーリングによる回路１０１　に存在する状態レ
ジスタと呼ばれるレジスタの使用によって生ずる。すな
わち状態の走査制御（状態レジスタの状態を読み出すこ
とによってのみ実行される）、あるいはその代りにダイ
アログがホストコンピュータおよびスピーチ処理モジュ
ールの両方から生ずる中断により処理され、中断回路１
０７に存在するマスクレジスタと呼ばれるレジスタによ
り処理される。

【００６４】そのような回路では、全ての入力中断を符
号化するエンコーダも存在する（示されていない）。

【００６５】このような中断ブロック１０７　は、装置
に入出力する全ての信号の信号化するために装置に出入
りするラインの残りの全ての部分を処理する。

【００６６】タイミングは、ブロック１０６　の特定の
制御に基づいて生じ、カウントによってプログラムを与
え、カウントを開始し停止し、カウントの状態を読出す
ことを可能にするレジスタを通りこれらの関数を記録す
る。

【００６７】通常、タイミングは２つの連続した書込む
ステップに生じ、ブロックに存在する１６段のカウンタ
は回路ブロック１０１　から決められる開始信号を受信
するときにスタートし、状態レジスタに蓄積された数値
からカウントし始める。

【００６８】カウントの終りに、低い数値の活性中断信
号が発生され、外部プロセッサから生ずる信号がカウン
トを停止するまでこの論理的状況で維持される。

【００６９】換言すると、回路ブロック１０１　の特定
の制御に従う非同期性モードの回路１０２および１０３
　とＤＭＡモードの回路１０４　および１０５　の使用
、および復調器１０８　を通る全信号を復調しブロック
１０６　を通る全体の入力信号を計時することによって
、処理制御装置（この場合中断モードが使用され、一方
ポーリングが使用される場合にはこのようなモードは使
用されない）である中断制御ブロック１０７　の使用に
よって２つの異なるプロセッサの間のインターフェイス
を処理することが可能である。

【００７０】明らかに全回路構造は、集積化を最適にす
るためＶＬＳＩ技術の使用によって実現できる。

【００７１】全ての回路ブロックは、この特定な実施例
の８４個のピンを有するゲートアレイ技術の使用を実現
することができる。

【図面の簡単な説明】

【図１】外部メモリに接続される本発明の第１の実施例
の装置のブロック図。

【図２】本発明に従った第２の実施例の装置のブロック
図。

【符号の説明】

２…制御装置、３，５，６，７…ポート、９…インター
フェイス、１０…メモリ。

Claims (10)

【特許請求の範囲】
1. 【請求項１】　　マイクロプロセッサを備えた処理装置
   間のインターフェイスをする回路装置において、処理装
   置に接続され、ローカル情報のため接続特性を処理する
   少なくとも２つの直列および、または並列接続ポートと
   、メモリに対するインターフェイスと、前記回路装置を
   制御し、前記接続ポートおよび前記インターフェイスに
   接続され、前記接続ポートと前記インターフェイスとの
   間におけるデータの読取りおよび書込みを処理する制御
   装置とを具備していることを特徴とするインターフェイ
   ス用回路装置。
2. 【請求項２】　　回路装置が前記処理装置間で交換され
   るデータを負荷するための、前記インターフェイスに接
   続されたメモリをさらに含むことを特徴とする請求項１
   記載の回路装置。
3. 【請求項３】　　制御装置が状態情報を含む自己メモリ
   を備えていることを特徴とする請求項１記載の回路装置
   。
4. 【請求項４】　　制御装置が１以上のメモリブロックと
   して前記メモリを形成するように構成され、各メモリブ
   ロックがマルチポートＲＡＭ，ＦＩＦＯ，ＬＩＦＯ，円
   形の列を含むグループから選択された形式のものである
   ことを特徴とする請求項１記載の回路装置。
5. 【請求項５】　　メモリブロックは論理的に独立し、前
   記装置によって自主的に決められる動作活性の処理を有
   する単一の存在である前記マイクロプロセッサに接続さ
   れていることを特徴とする請求項４記載の回路装置。
6. 【請求項６】　　制御装置が前記マイクロプロセッサの
   配置のメモリであるように前記メモリとの間の書込み、
   読取りを実行することができることを特徴とする請求項
   １記載の回路装置。
7. 【請求項７】　　前記自己メモリが前記マイクロプロセ
   ッサのメモリのこのような構造を含むことを特徴とする
   請求項４記載の回路装置。
8. 【請求項８】　　制御装置が前記接続ポートの少なくと
   も１つから受信されるデータに従って前記マイクロプロ
   セッサのメモリを構成することを特徴とする請求項４記
   載の回路装置。
9. 【請求項９】　　前記状態情報が前記処理装置によって
   読取り可能であることを特徴とする請求項３記載の回路
   装置。
10. 【請求項１０】　　前記状態情報に関してメッセージが
    信号の特定状況に対して前記処理装置の少なくとも１つ
    に自動的に送られることを特徴とする請求項３記載の回
    路装置。