JP2000029826A

JP2000029826A - 多重レベルキャッシングを有する３ポ―トｆｉｆｏデ―タバッファ

Info

Publication number: JP2000029826A
Application number: JP11030763A
Authority: JP
Inventors: Gregory A Hill; グレゴリー・エイ・ヒル
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1998-02-13
Filing date: 1999-02-09
Publication date: 2000-01-28
Also published as: US6088744A

Abstract

(57)【要約】【課題】標準規格品のスタティックRAM、及び多重レヘ゛ルキャッシンク゛
方式における専用品の浅い、例えば、16ワート゛のFIFOを使
用する3ホ゜ートFIFOハ゛ッファ回路を提供する。【解決手段】3ホ゜ートFIFOハ゛ッファ回路は、多重で再構成可能
な、深い（例えば32Kワート゛までの）FIFOハ゛ッファを結果とし
て構成する。本発明の好ましい実施態様によれば、1ハ゛ン
クの32Kワート゛RAM(14)、6つのテ゛ュアルホ゜ート16ワート゛FIFO(23-2
8)、及び関連するシーケンスロシ゛ック(30)からなるハ゛ッファが提供
される。このシーケンスロシ゛ックは、6個のFIFOの各々に関連す
るRAMアト゛レスレシ゛スタ/カウンタ(33-38)を備え、RAMへの、及びRA
Mからのテ゛ータの移動を管理する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、異なるデータ転送
速度を有するシステム要素間の電子ネットワークにおけ
る情報転送に関するものである。より詳細には、本発明
は、多重レベルキャッシングを有する３ポートＦＩＦＯ
データバッファに関するものである。

【０００２】

【従来の技術】速度および量の両方に関して情報を移動
する必要性が増大するに伴って、様々なデータ転送技術
が進歩した。Firewire（ファイヤワイヤ）（IEEE 139
4）仕様は、１つの有望な技術を提供する。Firewireに
ついて提案された実際のデータ速度（すなわち、いずれ
の符号化方式にも依存しない）は、〜１００メガビット
／秒の倍数である。

【０００３】Firewireが〜４３メガビット／秒のデータ
転送速度を持つ同期シリアルバスを提供する一方、Fire
wireを具備する一般的なシステム内に提供することがで
きる他のプロトコルは、異なるデータ転送の特性を有す
る。たとえば、ＶＭＥ／ＶＸＩは０〜８０メガビット／
秒のデータ転送速度を持つ非同期パラレルバスを提供す
る。

【０００４】一般に、前述のバスの第１バス上の装置か
らその第１バスそれ自体を通って、直接のインターフェ
ースを介して第２バスを通り、この第２バス上のターゲ
ット装置に直接データを転送することはできない。さら
に、Firewire（IEEE 1394）のパケット指向プロトコル
には、他のプロトコルと整合しない可能性のある各パケ
ットに関するＣＲＣ検査が含まれる。

【０００５】

【発明が解決しようとする課題】このようなデータ転送
を提供するため、インターフェース装置は少なくとも多
少のバッファリング能力を組み込んでいなければならな
い。

【０００６】バス間の高速データ転送、Firewire制御装
置とインターフェース装置制御処理装置間の構成メッセ
ージ、プロトコル転送に基づくFirewireパケットからVX
Iバスメッセージへの文字列変換、およびＶＭＥ／ＶＸ
Ｉ装置からFirewire制御装置への非同期割込を取り扱う
のに十分柔軟なデータバッファを提供することは利点で
ある。

【０００７】

【課題を解決するための手段】本発明は、標準規格品で
あるスタティックＲＡＭ、および多重レベルキャッシン
グ方式の、たとえば１６ワードの浅い専用ＦＩＦＯを使
用する、３ポートＦＩＦＯバッファ回路を提供する。こ
の回路は、結果として、多重で再構成可能な（たとえば
３２ｋワードまでの）深いＦＩＦＯバッファを構成す
る。

【０００８】本発明の好ましい実施形態は、１バンクの
３２ｋワードＲＡＭ、６個のデュアルポート１６ワード
ＦＩＦＯ、および関連するシーケンスロジックを備える
バッファを提供する。シーケンスロジックは、６個のＦ
ＩＦＯの各々に関連するＲＡＭアドレスレジスタ／カウ
ンタを含み、ＲＡＭ内への、およびＲＡＭ外へのデータ
の移動を管理する。

【０００９】３個のポートのうちの１つからＲＡＭバッ
ファ内にデータを移動するため、処理装置はまず制御ロ
ジック（制御論理回路）に、そのポートの入力ＦＩＦＯ
をクリア、すなわち空にし、関連するシーケンスロジッ
クを使用不能にするよう指示する。その後処理装置は、
そのＦＩＦＯのアドレスカウンタにアドレスを書き込
み、バッファ用の開始ＲＡＭアドレスを設定する。次に
処理装置は、入力ＦＩＦＯに関するシーケンスロジック
（以下では、シーケンサとも称する）を使用可能にす
る。シーケンスロジックは、データをＲＡＭに移動する
ことによってＦＩＦＯを空のまま保持しようとする。関
連する外部装置が入力ＦＩＦＯにデータを書き込む時、
シーケンサはＦＩＦＯが空でないことを検出する。同期
アービタは同時ＲＡＭアクセスを解決する。各ＲＡＭ書
き込み後に、シーケンサはＦＩＦＯのＲＡＭアドレスカ
ウンタを増分する。

【００１０】ＲＡＭバッファから３個のポートのうちの
１つにデータを移動するため、処理装置はまず制御ロジ
ックに、そのポートの出力ＦＩＦＯをクリア（すなわち
空に）し、関連するシーケンスロジックを使用不能にす
るよう指示する。その後処理装置は、ＦＩＦＯのアドレ
スカウンタにバッファの開始アドレスを書き込む。次に
処理装置は、出力ＦＩＦＯに関するシーケンスロジック
を使用可能にする。次にシーケンサは、連続するＲＡＭ
バッファアドレスからのデータで出力ＦＩＦＯを満た
す。次にシーケンスロジックは、データをＲＡＭから移
動することによってＦＩＦＯをフルのまま保持しようと
する。関連する外部装置が出力ＦＩＦＯからデータを読
み取る時、シーケンサはＦＩＦＯがフルでないことを検
出する。ＦＩＦＯがフルでない時、シーケンサはＦＩＦ
Ｏが再びフルになるまでＲＡＭから出力ＦＩＦＯにデー
タを移動する。同期アービタは同時ＲＡＭアクセスを解
決する。各ＲＡＭ読み取り後に、シーケンサはＦＩＦＯ
のＲＡＭアドレスカウンタを増分する。

【００１１】

【発明の実施の形態】Firewireは、装置間でデータパケ
ットを転送するマルチマスタシリアルデータバスのため
のプロトコルを提供する。これらのパケットは様々なフ
ォーマットを持つ。本発明は、たとえばWrite Request
for Data Block（データブロックに対する書込要求）お
よびRead Response for Data Block（データブロックに
対する読取応答）などの、ヘッダとデータブロックのペ
イロードの両方を有する所定のパケットの取り扱いを容
易にする。本発明は、Firewireのデータヘッダを内部で
記憶し解析することができ、そのデータブロックを専用
インターフェースを介して移動することができる、Link
Layer Controller（リンクレイヤ制御装置）（ＬＬ
Ｃ）と共に動作する。本発明は、標準規格品であるスタ
ティックＲＡＭ、および多重レベルキャッシング方式
の、たとえば１６ワードの浅い専用ＦＩＦＯを使用す
る、３ポートＦＩＦＯバッファ回路を提供する。この回
路は、結果として、多重で再構成可能な（たとえば３２
ｋワードまでの）深いＦＩＦＯバッファを構成する。

【００１２】図１は、本発明による多重レベルキャッシ
ングを有する３ポートＦＩＦＯバッファのブロック図で
ある。図１に示すように、ＬＬＣ１２、ＶＭＥ／ＶＸＩ
インターフェースハードウェア（ＶＸＩ−ＩＦ）１０、
状態マシンもしくは好ましくはプログラム式マイクロプ
ロセッサ処理装置（ＭＰＵ）１８などの処理装置、ＲＡ
Ｍ１４、およびバッファ管理ロジック（ＢＭＬ）１６を
使用して、FirewireのＶＭＥ／ＶＸＩへのインターフェ
ース装置を構成することができる。

【００１３】データブロックのペイロードパケットの一
つを受信するときは、ＬＬＣは着信パケットヘッダを内
部に記憶し、データパケットをＢＭＬに送信し、ＭＰＵ
に通知する。ＢＭＬはデータパケットをＲＡＭ内に記憶
する。ＭＰＵは、ＬＬＣからFirewireヘッダを読み取
る。次に、データブロックの処置を決定するため、動作
時により高いレベルのプロトコルに従って、ＭＰＵがＲ
ＡＭからデータの最初の数ワードを読み取ることもでき
る。次にＭＰＵは、データブロックの残りを読み取る
か、あるいはＢＭＬおよびＶＸＩ−ＩＦに、データブロ
ックをＶＸＩ装置に転送するよう指示する。いくつかの
場合において、ＭＰＵが最初にデータブロックをまった
く読み取ることを必要とせずに、ＶＸＩバス装置への転
送を開始することもできる。

【００１４】データブロックのペイロードパケットの送
信時は、ＭＰＵはFirewireヘッダ情報をＬＬＣに書き込
み、次にデータをＲＡＭに書き込み、及び／またはＶＸ
Ｉ−ＩＦおよびＢＭＬにＶＸＩ装置からＲＡＭ内へデー
タを読み取るよう指示する。その後ＭＰＵはＬＬＣにFi
rewireパケットを送信するよう指示する。

【００１５】好ましい実施形態において、本発明はFire
wire、ＶＭＥ／ＶＸＩ、およびマイクロプロセッサのイ
ンターフェースのうちの任意の２者間でデータブロック
を移動する。まず送信元インターフェースからＲＡＭ
に、次にＲＡＭから送信先インターフェースにデータを
移動することによってこれを実現する。ＲＡＭからの転
送の開始前にＲＡＭへの転送が完了すると想定される。
従って、オーバーランもしくは停止状態のシナリオを防
止するため、これらの転送を連動（インタロック）させ
る対応はしない。好ましい実施形態では、ローカルマイ
クロプロセッサが全体の処理を管理する。

【００１６】たとえば、ＬＬＣからＶＸＩ−ＩＦにデー
タブロックを移動するため、まずＭＰＵは、ＢＭＬがＬ
ＬＣから受信したデータワードをＲＡＭ内の開始アドレ
スＡに移動することができるようにする。Mode Control
（モード制御）ラインを操作してこれを実現する。ＭＰ
Ｕ制御の書き込みレジスタからMode Control信号が得ら
れる（技術設計者は十分に理解している）。次にＭＰＵ
は、ＬＬＣがデータ転送を開始することができるように
する。パケットの受信時、ＬＬＣはFW_Write_Clock信号
でＢＭＬ内への各ワードをクロックに同期させて、FW_D
ata信号線を介してデータを送信する。転送の終わりに
ＬＬＣがＭＰＵに通知し、次にそれによって、ＲＡＭア
ドレスＡで開始するデータのＶＸＩ読み取りに対してＢ
ＭＬが使用可能となる。次にＭＰＵは、ＢＭＬからデー
タワードを読み取りそれらをＶＸＩ装置に書き込むよ
う、ＶＸＩ−ＩＦを構成する。

【００１７】同様の方法で、ＬＬＣからＭＰＵに、ＶＸ
Ｉ−ＩＦからＬＬＣに、ＶＸＩ−ＩＦからＭＰＵに、Ｍ
ＰＵからＬＬＣに、およびＭＰＵからＶＸＩ−ＩＦに、
データを移動することができる。

【００１８】ＭＰＵが任意のデータ移動の開始アドレス
を指定することができるという事実は、いくつかの利点
をもたらす。たとえば、失敗したトランザクションを再
試行することができ、データブロックを追加したり分割
したりすることができ、複数のデータブロックをＲＡＭ
内に保持することができ、同時に発生し、オーバーラッ
プするトランザクションを可能にする。たとえば、ＶＸ
Ｉ−ＩＦがＲＡＭから１ブロックを読み取っている間
に、ＭＰＵが第２のＲＡＭ領域から読み取ることがで
き、さらにＬＬＣが第３のＲＡＭ領域に他のブロックを
書き込むこともできる。

【００１９】図２は、図１の多重レベルキャッシングを
有する３ポートＦＩＦＯバッファの詳細ブロック図であ
る。本発明の好ましい実施形態は、１バンクの３２ｋワ
ードＲＡＭ１４（図１）、６個のデュアルポート１６ワ
ードＦＩＦＯ２３〜２８、および関連するシーケンスロ
ジック２０、２２を備えるバッファを提供する。内部的
にはＢＭＬ１６が、各々がインターフェースポート（Ｌ
ＬＣ、ＶＸＩ−ＩＦ、もしくはＭＰＵ）の１つで、入力
データか出力データのいずれかをキャッシングする、６
個の専用ＦＩＦＯ（図２参照）を備える。データはこれ
らのＦＩＦＯ間を流れ、単に入力ＦＩＦＯを空に、出力
ＦＩＦＯをフルに保持しようとするRAMControl Logic
(ＲＡＭ制御ロジック、RCL)２２がＲＡＭを統制する。

【００２０】Firewire Input FIFO（ファイヤワイヤ入
力ＦＩＦＯ）２３は、ＲＡＭへ転送するためＬＬＣから
データを受信する。Mode Control信号FW_In_FIFO_Enabl
eが偽の時、ＦＩＦＯ２３をリセット状態に保持し、Ｒ
ＣＬに対してFW_In_FIFO_Empty信号を真にすることによ
ってそれが空であることを示す。Mode Control信号FW_I
n_FIFO_Enableが真の時、ＦＩＦＯ２３はアクティブで
ある。アクティブ状態では、FW_Write_Clockの正のエッ
ジでＦＩＦＯ内にデータをクロックに同期して与える。
ＦＩＦＯが少なくとも１ワードのデータを含む時は常
に、それは、FW_In_FIFO_Empty信号を偽にする。これに
よって結局、ＦＩＦＯが再び空になるまでＲＣＬがＦＩ
ＦＯからデータを取り除き、FW_In_FIFO_Empty信号を真
にする。

【００２１】ＲＣＬがＦＩＦＯからデータを取り除く
時、それは、Output Multiplexer（出力マルチプレク
サ）２０がFW_RAM_DataをRAM_Dataバス上に駆動するこ
とができるようにし、適正なアドレスをRAM_Addressバ
ス上に駆動し、パルス駆動してRAM_Write信号を真に
し、パルス駆動してRead_FW_In_FIFO信号を真にする。R
ead_FW_In_FIFOパルスのたち下がりによってデータを取
り除いてＦＩＦＯを次の出力値に進める。

【００２２】好ましい実施形態において、ＶＸＩおよび
マイクロプロセッサ入力ＦＩＦＯ２５、２７は、同様の
方式で動作する。しかしながら、ワード内の異なる位置
に８ビットおよび１６ビットを同時に書き込むことがで
き、これによってこのＦＩＦＯを８ビットもしくは１６
ビットで同時に満たすことができるようにＶＸＩ入力Ｆ
ＩＦＯ２５を拡張する。各々が、VXI_Write_Clock信号
の正のエッジで３２ビットワード内の４バイトの１つに
データを書くことができるようにする、４つのByte_Wri
te_Enable信号を使用してこれを実現する。各ワードに
対して最後のバイトを書き込んだ時、ＶＸＩ−ＩＦはま
た、ワードが満たされたのでＦＩＦＯが次の入力位置に
進むべきであることを示すVXI_Write_Advance信号をア
サートする。

【００２３】Firewire Output FIFO（ファイヤワイヤ出
力ＦＩＦＯ）２４は、ＬＬＣが読み取るＲＡＭからのデ
ータを保持する。Mode Control信号FW_Out_FIFO_Enable
が偽の時、ＦＩＦＯをリセット状態に保持し、ＲＣＬに
対してFW_Out_FIFO_Full信号を真にすることによってそ
れがフルであることを示す。Mode Control信号FW_Out_F
IFO_Enableが真の時、ＦＩＦＯはアクティブである。ア
クティブ状態に遷移した時、空になるＦＩＦＯはフルで
ないことを直ちに示し、FW_Out_FIFO_Fullを偽にする。
これによって結局、ＦＩＦＯがフルになるまでＲＣＬが
ＲＡＭからのデータをＦＩＦＯ内に書き込み、FW_Out_F
IFO_Full信号を真にする。ＦＩＦＯがアクティブ状態の
時、FW_Read_Clockの正のエッジでＦＩＦＯからのデー
タをＬＬＣ内にクロックに同期して与える。ＦＩＦＯが
１５ワードより少ないデータを含む時は常に、FW_Out_F
IFO_Full信号を偽にし、ＲＣＬが再度それを満たすよう
にする。ＲＣＬがＦＩＦＯにデータを書き込む時、Outp
ut MultiplexerがRAM_Dataバス上にデータを駆動するこ
とができないようにし、適正なアドレスをRAM_Address
バス上に駆動し、パルス駆動してRAM_Read信号を真に
し、パルス駆動してWrite_FW_Out_FIFO信号を真にし、
データをＦＩＦＯ内にクロックに同期して入力する。Ｆ
ＩＦＯからデータを読み取る間、ＢＭＬがFW_Dataバス
を駆動することができるように、ＬＬＣはFW_Output_En
able信号を真にする。

【００２４】好ましい実施形態において、ＶＸＩおよび
Microprocessor（マイクロプロセッサ）出力ＦＩＦＯ２
６、２８は、同様の方式で動作する。

【００２５】図３は、図１および図２の多重レベルキャ
ッシングを有する３ポートＦＩＦＯバッファのためのシ
ーケンスロジックを示すブロック図である。シーケンス
ロジック３０は、６個のＦＩＦＯの各々に関連するＲＡ
Ｍアドレスレジスタ／カウンタ３３〜３８を含み、ＲＡ
Ｍに入るデータとＲＡＭから出るデータの移動を管理す
る。内部的には、ＲＣＬはＢＭＬ内の６個のＦＩＦＯに
対応する６個のアドレスカウンタ、RAM Address Multip
lexer（ＲＡＭアドレスマルチプレクサ）３２、およびS
equencing Logic（シーケンスロジック）３０を含む。
各カウンタは、ロード可能な１４ビットアップカウンタ
である。さらに、異なるホストコンピュータのアーキテ
クチャ（ビッグエンディアン（big-endian）、リトルエ
ンディアン(little endian)）のための効果的なバイト
スワッピングを容易にするため、各カウンタの最下位ビ
ットを反転させることもできる。これによって、６４ビ
ットワードの半分の３２ビットをオンザフライでスワッ
プすることができる。

【００２６】Firewire Write Address Counter（ファイ
ヤワイヤライトアドレスカウンタ）３６は、ＬＬＣがＲ
ＡＭに書き込んだデータに関するＲＡＭアドレスを生成
する。FW_Write_Load_Addr信号の正のエッジが、Start_
Addrデータをカウンタ内に、及びInvert_MSB信号をレジ
スタ内にクロックに同期して入力する。クロックに同期
したInvert_MSBが真の場合、アドレスカウンタの最下位
ビット（FW_Write_Address(0)）を通常の状態から反転
させる。FW_Write_Adv_Addr信号の負のエッジによっ
て、カウンタが増分される。他のアドレスカウンタも同
様に動作する。

【００２７】Sequencing Logic（シーケンスロジック）
３０は、様々なＦＩＦＯのフル信号および空信号を検出
し、ＲＡＭアクセスをスケジュールし、ＲＡＭの読み取
りサイクルおよび書き込みサイクルを調整する、クロッ
ク同期の状態マシンである。このマシンは、クロックサ
イクルごとに１回のＲＡＭアクセスを実行し、下記のル
ールに従ってアクセスをスケジュールする。

【００２８】・公平を保つために、いずれのタイプのア
クセスも連続するサイクルでは実行しない。

【００２９】・ＬＬＣからの書き込みに最優先順位を割
り当て、次にＬＬＣへの読み取り、その次にＶＸＩ−Ｉ
Ｆからの書き込み、その後にＶＸＩ−ＩＦへの読み取
り、その後にＭＰＵからの書き込み、最後にＭＰＵへの
読み取りが続く。

【００３０】・対応するIn_FIFO_Empty信号上に偽を示
すことによって、インターフェースからの書き込みを要
求する。対応するOut_FIFO_Full信号上に偽を示すこと
によって、インターフェースへの読み取りを要求する。

【００３１】・いずれの要求もアクティブでない場合、
ＲＡＭアドレスおよび制御信号はアドレス０の読み取り
を示す。

【００３２】ＬＬＣの入力ＦＩＦＯからＲＡＭへの書き
込みは、以下のように実行される。FW_In_FIFO_Empty信
号が偽の時、シーケンスロジックは（１クロックサイク
ルの間に）、Output_Selectを「FW_Write」に、Output_
Enableを真に、RAM_Writeを真に、RAM_Readを偽に、FW_
Write_Adv_Addrを真に、Read_FW_In_FIFOを真にする。
他の書き込み動作も同様に進行する。

【００３３】ＲＡＭからＬＬＣの出力ＦＩＦＯへの読み
取りは、以下のように実行される。FW_Out_FIFO_Full信
号が偽の時、シーケンスロジックは（１クロックサイク
ルの間に）、Output_Selectを「FW_Read」に、Output_E
nableを偽に、RAM_Writeを偽に、RAM_Readを真に、FW_R
ead_Adv_Addrを真に、Write_FW_Out_FIFOを真にする。
他の読み取り動作も同様に進行する。

【００３４】下記に、本発明による多重レベルキャッシ
ングを有する３ポートＦＩＦＯバッファへ、およびそこ
からデータを転送するために実行される処理ステップに
ついて述べる。

【００３５】３個のポートのうちの１つからＲＡＭバッ
ファ内にデータを移動するため、処理装置はまず制御ロ
ジックにそのポートの入力ＦＩＦＯをクリア、すなわち
空にし、関連するシーケンスロジックを使用不能にする
よう指示する。次に、処理装置は、そのＦＩＦＯのアド
レスカウンタにアドレスを書き込み、バッファのための
開始ＲＡＭアドレスを設定する。次に処理装置は、入力
ＦＩＦＯに関するシーケンスロジックを使用可能にす
る。シーケンスロジックは、データをＲＡＭに移動する
ことによってＦＩＦＯを空のまま保持しようとする。関
連する外部装置が入力ＦＩＦＯにデータを書き込む時、
シーケンサはＦＩＦＯが空でないことを検出する。同期
アービタは同時ＲＡＭアクセスを解決する。各ＲＡＭ書
き込み後に、シーケンサはＦＩＦＯのＲＡＭアドレスカ
ウンタを増分する。

【００３６】ＲＡＭバッファから３個のポートのうちの
１つにデータを移動するため、処理装置はまず制御ロジ
ックにそのポートの出力ＦＩＦＯをクリア（すなわち空
に）し、関連するシーケンスロジックを使用不能にする
よう指示する。次に、処理装置は、ＦＩＦＯのアドレス
カウンタにバッファの開始アドレスを書き込む。次に処
理装置は、出力ＦＩＦＯに関するシーケンスロジックを
使用可能にする。次に、シーケンサは、連続するＲＡＭ
バッファアドレスからのデータで出力ＦＩＦＯを満た
す。次にシーケンスロジックは、データをＲＡＭから移
動することによってＦＩＦＯをフルのまま保持しようと
する。関連する外部装置が出力ＦＩＦＯからデータを読
み取る時、シーケンサはＦＩＦＯがフルでないことを検
出する。ＦＩＦＯがフルでない時、シーケンサはＦＩＦ
Ｏが再びフルになるまでＲＡＭから出力ＦＩＦＯにデー
タを移動する。同期アービタは同時ＲＡＭアクセスを解
決する。各ＲＡＭ読み取り後に、シーケンサはＦＩＦＯ
のＲＡＭアドレスカウンタを増分する。

【００３７】ＲＡＭは、３個のポートの最大データ速度
の合計よりわずかに高い帯域幅を必要とする。たとえ
ば、２０メガワード／秒の能力を持つＶＭＥ／ＶＸＩバ
ックプレーン、１２．５メガワード／秒の能力を持つFi
rewireインターフェース、および５メガワード／秒を必
要とする処理装置に対しては、ＲＡＭの帯域幅は３７．
５メガワード／秒を超えなければならない。

【００３８】本発明が提供する利点には以下が含まれ
る。

【００３９】・本発明は、ＦＰＧＡおよび一般的な単一
ポートのスタティックＲＡＭを使って容易に実施するこ
とができる。

【００４０】・本発明が必要とするＲＡＭの帯域幅は、
浅い専用ＦＩＦＯを組み込まないバッファ実装より３０
〜５０％小さい。

【００４１】・本発明はパイプライン化し、オーバーラ
ップした動作を可能にする。

【００４２】・本発明は、失敗した伝送を簡単に再試行
することができるようにする。

【００４３】ここに示す本発明の好ましい実施形態は、
３２ビットデータパスを備えている。しかしながら、他
のデータパス幅を使用することもまた可能である。

【００４４】本発明の好ましい実施形態は、８０メガビ
ット／秒のＶＭＥ速度、５０メガビット／秒のFirewire
速度、および２０メガビット／秒より速いＭＰＵアクセ
スに対して十分である１６０メガビット／秒の帯域幅に
対しては、４０ＭＨｚのクロック信号を与えられ、６４
メガビット／秒のＶＸＩ速度、５０メガビット／秒のFi
rewire速度、および１０メガビット／秒かまたはそれよ
り速いＭＰＵアクセスを提供する１２８メガビット／秒
の帯域幅に対しては、３２ＭＨｚのクロック信号を与え
られる。本発明の４０ＭＨｚの実施形態は１０ナノ秒Ｒ
ＡＭを使用し、本発明の３２ＭＨｚの実施形態は１５ナ
ノ秒ＲＡＭを使用する。

【００４５】BMLは、Lucent OR2C12A-2 FPGA内に実装さ
れている。他の技術もまた可能である。本発明のカスタ
ムシリコンの実施形態においては、ＲＡＭをチップ上に
含むこともできる。

【００４６】４００メガビットFirewireは、２ｋバイト
の最大パケットサイズを持つ。３２ｋ×３２のＲＡＭは
６４パケットのためのメモリ空間を持つ。４００メガビ
ット／秒のFirewireに対する妥当な最小ＲＡＭサイズは
４パケット、すなわち２ｋ×３２である。

【００４７】バイトスワッピングのためのＲＡＭアドレ
ス（０）の反転を、より柔軟なスワッピングのために下
位ｎビットに拡張することができる。これには、ｎ個の
反転制御ビットが必要である。

【００４８】たとえば、多数のデータおよび制御信号を
レジスタに入れたり、動作をパイプライン化したりする
ことによって、性能を向上させることができる。当業者
は容易にこれらの機能拡張を本発明で実施することもで
きるが、簡素化のためにそれらについての説明は省略し
た。

【００４９】本明細書において好ましい実施形態を参照
しながら本発明について述べたが、本発明の精神と範囲
を逸脱することなく、本明細書で述べたものの代わりに
他の適用例を用いることもできることを、当業者は容易
に理解するであろう。従って、本発明は特許請求の範囲
によってのみ限定されるものである。

【００５０】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。

【００５１】１．多重レベルキャッシングを提供するマ
ルチポートバッファであって、複数のデータポート（１
０、１２、１８）と、前記マルチポートバッファの前記
各データポートごとにそれぞれ少なくとも１つのＦＩＦ
Ｏバッファがあり、このＦＩＦＯバッファが任意の入力
バッファおよび出力バッファを備えることができる、複
数のＦＩＦＯバッファ（２３〜２８）と、そのためのシ
ーケンスロジック（３０）とからなる、バッファ管理ロ
ジック（１６）と、前記ポートを介して前記ＦＩＦＯバ
ッファへ、およびそこから送信するデータをキャッシン
グするためのランダムアクセスメモリ（ＲＡＭ）（１
４）とを備えるマルチポートバッファ。

【００５２】２．前記シーケンスロジックが、前記各Ｆ
ＩＦＯバッファに関連するＲＡＭアドレスレジスタ／カ
ウンタ（３３〜３８）と、前記ＲＡＭ内への、およびＲ
ＡＭ外へのデータの移動を管理するための手段（３２）
とを備える、上項１に記載のマルチポートバッファ。

【００５３】３．前記ポートの１つから前記ＲＡＭ内
へ、およびＲＡＭ外へデータを移動するための処理装置
（１８）をさらに備える上項１および２のいずれかに記
載のマルチポートバッファ。

【００５４】４．前記処理装置（１８）が、最初に制御
論理回路（２２）に、前記ポートに関連する入力ＦＩＦ
Ｏバッファ（２３、２５、２７）をクリアし、関連する
シーケンスロジック（３０）を使用不能にするよう指示
することによって、前記ポートのうちの１つから前記Ｒ
ＡＭ（１４）内にデータを移動し、次に前記処理装置
（１８）が、前記ＦＩＦＯバッファのアドレスカウンタ
（３４、３６、３８）にＦＩＦＯ開始アドレスを書き込
み、次に前記処理装置（１８）が、前記入力ＦＩＦＯバ
ッファ（２３、２５、２７）に関する前記シーケンスロ
ジック（３０）を使用可能にし、前記シーケンスロジッ
ク（３０）が、データを前記ＲＡＭ（１４）に移動する
ことによって前記ＦＩＦＯバッファを空のまま保持しよ
うとし、前記シーケンスロジック（３０）が、関連する
外部装置が前記ポートを介して前記入力ＦＩＦＯバッフ
ァ（２３、２５、２７）にデータを書き込む時、前記Ｆ
ＩＦＯバッファが空でないことを検出し、同期アービタ
（３０）が同時ＲＡＭアクセスを解決し、前記シーケン
スロジック（３０）が、各ＲＡＭ書き込み後に、前記Ｆ
ＩＦＯバッファのＲＡＭアドレスカウンタ（３４、３
６、３８）を増分する、上項３に記載のマルチポートバ
ッファ。

【００５５】５．前記処理装置（１８）が、最初に制御
論理回路（２２）に、前記ポートに関連する出力ＦＩＦ
Ｏバッファ（２４、２６、２８）をクリアし、関連する
シーケンスロジック（３０）を使用不能にするよう指示
することによって、前記ＲＡＭ（１４）から前記ポート
のうちの１つにデータを移動し、次に前記処理装置（１
８）が、前記ＦＩＦＯバッファのアドレスカウンタ（３
３、３５、３７）にＦＩＦＯバッファの開始アドレスを
書き込み、次に前記処理装置（１８）が、前記出力ＦＩ
ＦＯバッファ（２４、２６、２８）に関する前記シーケ
ンスロジック（３０）を使用可能にし、次に、前記シー
ケンスロジック（３０）が、連続するＲＡＭバッファア
ドレスからのデータで前記出力ＦＩＦＯバッファ（２
４、２６、２８）を満たし、次に前記シーケンスロジッ
ク（３０）が、データを前記ＲＡＭ（１４）から移動す
ることによって前記ＦＩＦＯバッファをフルのまま保持
しようとし、関連する外部装置が前記出力ＦＩＦＯバッ
ファ（２４、２６、２８）から前記ポートを介して前記
データを読み取り、前記シーケンスロジック（３０）が
前記ＦＩＦＯバッファがフルでないことを検出した場
合、前記シーケンスロジック（３０）が、前記ＦＩＦＯ
バッファが再びフルになるまで前記ＲＡＭから前記出力
ＦＩＦＯバッファ（２４、２６、２８）にデータを移動
し、同期アービタ（３０）が同時ＲＡＭアクセスを解決
し、前記シーケンスロジック（３０）が、各ＲＡＭ読み
取り後に、前記ＦＩＦＯバッファのＲＡＭアドレスカウ
ンタ（３３、３５、３７）を増分する、上項３に記載の
マルチポートバッファ。

【００５６】６．処理装置（１８）と、Firewireリンク
レイヤ制御装置（１２）と、ＶＭＥ／ＶＸＩインターフ
ェース（１０）とからなる、FirewireのＶＭＥ／ＶＸＩ
へのインターフェースを備える上項１ないし５のいずれ
かに記載のマルチポートバッファ。

【００５７】７．前記リンクレイヤ制御装置（１２）
が、着信パケットヘッダを内部に記憶し、データパケッ
トを前記バッファ管理ロジック（１６）に送信し、デー
タパケットの受信時に前記処理装置（１８）に通知し、
前記バッファ管理ロジック（１６）が前記データパケッ
トを前記ＲＡＭ（１４）内に記憶し、前記処理装置（１
８）が前記リンクレイヤ制御装置（１２）からFirewire
ヘッダを読み取り、前記処理装置（１８）が、前記デー
タブロックの処置を決定するため、動作時により高いレ
ベルのプロトコルに従って、前記ＲＡＭ（１４）から最
初の数ワードのデータをオプションとして読み取ること
もでき、次に前記処理装置（１８）が、前記データブロ
ックの残りを読み取るか、あるいは前記バッファ管理ロ
ジック（１６）および前記インターフェースに対して、
前記データブロックをＶＸＩ装置に転送するよう指示す
るかのいずれかを行い、前記処理装置（１８）がオプシ
ョンとして、最初に前記データブロックをまったく読み
取ることを必要とせずに、前記ＶＸＩバス装置への転送
を開始することもできる、上項６に記載のマルチポート
バッファ。

【００５８】８．前記処理装置（１８）が、データパケ
ットの送信時に、Firewireヘッダ情報を前記リンクレイ
ヤ制御装置（１２）に書き込み、前記処理装置（１８）
が、データを前記ＲＡＭ（１４）に書き込み、及び／ま
たは、前記インターフェースおよび前記バッファ管理ロ
ジック（１６）にＶＸＩ装置から前記ＲＡＭ（１４）内
へデータを読み取るよう指示し、次に、前記処理装置
（１８）が、前記Firewireパケットを送信するよう前記
リンクレイヤ制御装置に指示する、上項６に記載のマル
チポートバッファ。

【００５９】９．前記シーケンスロジック（３０）が、
様々なＦＩＦＯバッファのフル信号および空信号を検出
し、ＲＡＭアクセスをスケジュールし、前記ＲＡＭの読
み取りサイクルおよび書き込みサイクルを調整する、ク
ロック同期の状態マシンである、上項１ないし８のいず
れかに記載のマルチポートバッファ。

【００６０】１０．Firewire、ＶＭＥ／ＶＸＩ、および
処理装置インターフェースのうちの任意の２者間でデー
タブロックを移動するための方法であって、まず送信元
インターフェースからランダムアクセスメモリ（ＲＡ
Ｍ）にデータを移動するステップと、前記ＲＡＭから送
信先インターフェースに前記データを移動するステップ
とを備え、ＲＡＭへの前記転送が、ＲＡＭからの前記転
送の開始前に完了することからなる方法。

【００６１】

【発明の効果】本発明のマルチポートバッファは、ＦＰ
ＧＡおよび一般的な単一ポートのスタティックＲＡＭを
使って容易に実施することができ、それに必要とされる
ＲＡＭの帯域幅は、浅い専用ＦＩＦＯを組み込まないバ
ッファ実装に比べて３０〜５０％小さくて済む。また、
本発明によれば、パイプライン化し、オーバーラップし
た動作が可能となる。さらに、本発明によれば、失敗し
たトランザクションを簡単に再試行することができる。

【図面の簡単な説明】

【図１】本発明による多重レベルのキャッシングを有す
る３ポートＦＩＦＯバッファのブロック図である。

【図２】図１の多重レベルのキャッシングを有する３ポ
ートＦＩＦＯバッファの詳細ブロック図である。

【図３】図１および図２の多重レベルのキャッシングを
有する３ポートＦＩＦＯバッファに関するシーケンスロ
ジックを示すブロック図である。

【符号の説明】

１０ＶＭＥ／ＶＸＩインターフェース１２リンクレイヤ制御装置１４ＲＡＭ１６バッファ管理ロジック１８処理装置（マイクロプロセッサ）

Claims

【特許請求の範囲】

【請求項１】多重レベルキャッシングを提供するマルチ
ポートバッファであって、複数のデータポート（１０、１２、１８）と、前記マルチポートバッファの前記各データポートごとに
それぞれ少なくとも１つのＦＩＦＯバッファがあり、このＦＩＦＯバッ
ファが任意の入力バッファおよび出力バッファを備える
ことができる、複数のＦＩＦＯバッファ（２３〜２８）
と、そのためのシーケンスロジック（３０）とからなるバッ
ファ管理ロジック（１６）と、前記ポートを介して前記ＦＩＦＯバッファへ、およびそ
こから送信するデータをキャッシングするためのランダ
ムアクセスメモリ（ＲＡＭ）（１４）とを備えるマルチ
ポートバッファ。