KR0150755B1 - 이중포트램을 사용한 에스피에이알씨계열의 에스버스와 68030 버스의 데이타 전송 정합장치 - Google Patents

Abstract

본 발명은 상기 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 가장 고속이며, 데이타의 손실을 최소화하면서 데이타를 주고 받을 수 있도록 보드간을 정합하는 DPRAM을 사용한 정합 장치를 제공하는데 그 목적이 있으며, 상기 목적을 달성하기 위하여 어드레스 공급에 따라 송신 및 수신 데이타를 쓰기 및 읽기하도록 저장하고 있고, 수신 헤더 영역과 인터럽트 영역을 구비하는 메모리 수단(11), 디코딩 수단(12,12'), 버스 중재 및 버퍼 제어수단(13), 메모리 제어수단(15), 버퍼 수단(14,14',16,16',17,17'), 및 스왑수단(18)을 구비하도록 하였다.

이에 따라 본 발명은, SPARC 계열의 S버스와 68030 보드의 버스 간의 데이타 전송을 정합하는 장치로 사용되어 전송매체나 프로토콜을 거치지 않으므로 구현할 때 경제적이고, 데이타 손실 방지면에서 성능이 좋은 효과를 가진다.

Description

이중포트램(DPRAM)을 사용한 에스피에이알씨(SPARC)계열의 에스(S)버스와 68030 버스의 데이타 전송 정합장치

제1도는 본 발명이 적용되는 하드웨어 장치의 구성도.

제2도는 DPRAM의 운영을 나타내는 개략적 구성도.

제3도는 본 발명에 따른 정합 장치의 세부 블럭 구성도.

* 도면의 주요부분에 대한 부호의 설명

11 : SRAM 12,12' : 디코더

13 : 버스 중재기 및 버퍼 제어기 14,14',16,16',17,17' : 버퍼

18 : 스왑

본 발명은 SPARC 계열에서 사용되는 S버스(Bus)와 68030 버스를 DPRAM(Dual Port RAM)을 통해 정합하여 통신하는 장치에 관한 것이다.

보드간의 통신을 위해 종래에는 이더넷(Ethernet)이나, EIA-232(Serial 통신)를 이용하는 방법 등이 많이 쓰이고 있으나, 주고 받는 메시지의 길이가 짧고, 소량인 경우에는 가격 및 데이타 손실 측면에서 별로 타당하지 못한 문제점이 있었다.

따라서, 본 발명은 상기 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 가장 고속이며, 데이타의 손실을 최소화하면서 데이타를 주고 받을 수 있도록 보드간을 정합하는 DPRAM을 사용한 정합 장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 어드레스 공급에 따라 송신 및 수신 데이타를 쓰기 및 읽기하도록 저장하고 있고, 수신 헤더 영역과 인터럽트 영역을 구비하는 메모리 수단, 어드레스(SA(18:2)), 슬롯선택신호(SEL*), 어드레스 유효신호(AS*)를 포함하는 S버스측의 신호를 디코딩하여 칩 인에이블 신호를 발생하고, 어드레스(LA(31:0)), 어드레스 유효 신호(AS*), 데이타 유효 신호(DS*), 읽기/쓰기 신호(R/W*)를 포함하는 68030보드 측의 신호를 디코딩 하여 칩 인에이블 신호를 발생시키는 디코딩 수단, 상기 디코딩 수단의 출력을 입력받아 버퍼 인에이블 신호, 버퍼 방향 제어신호, 인터럽트 요구신호 및 확인신호를 출력하는 버스 중재 및 버퍼 제어수단, 상기 버스 중재 및 버스 제어수단의 제어를 받아 상기 메모리 수단으로 칩 인에이블 신호, 쓰기 밍 동작 인에이블 신호를 제공하는 메모리 제어수단, 상기 버스 중재 및 버퍼 제어수단으로 부터의 제어신호에 따라 데이타의 양방향 버퍼링 및 어드레스의 단방향 버퍼링을 수행하는 버퍼 수단, 및 상기 버퍼 수단간에 연결되며, 상기 버스 중재 및 버퍼 제어수단의 제어를 받는 스왑수단을 구비하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제1도는 본 발명이 적용되는 하드웨어 장치의 구성도이다.

본 발명은 제1도에 도시한 바와 같이, S버스를 갖는 SPARC 보드(1)와 68030 보드(2)로 크게 나눌 수 있다. 68030 보드(2) 내부에는 SPARC 보드(1)의 SBus 통신 창구로서 DPARM 주변 로직이 위치하고, 이 로직 안에 DPRAM이 위치한다. 이 로직 내부에서 SPARC 보드(1)와 68030 보드(2)가 서로 상대방에게 전해야 할 데이타를 처리하게 된다. 또한, 동시에 SPARC 보드(1)와 68030보드(2)가 DPRAM을 억세스 할때를 위해서 DORAM 메모리 중재기(Arbiter)가 구현되어 있고, DPRAM에 상대방이 수신하여야 될 메시지가 있다는 것을 알려 주기 위한 인터럽트처리 로직도 역시 구현되어 있다. DPRAM은 512 K-바이트 용량의 롱-워드(Long-Word;32 비트) 포트를 가지는 SRAM으로 구성하였고, SPARC 보드(1) 및 68030보드(2)측에서 워드(Word) 전송을 위한 스왑(Swap)이 가능하도록 하였다. 이 로직은 일종의 SPARC 보드(1)와 68030보드(2)의 브리지라 할 수 있겠다.

본 발명에 대해 구체적으로 기술하기 전에 SBus와 68030의 특성을 살펴본다.

SBus의 기본 특성은 다음과 같다.

1) 32비트의 데이타 버스를 가진다.

2) 마스타를 위한 32비트의 가상 어드레스 버스를 가진다.

3) 1 슬롯 당 28 비트의 물리 어드레스 버스를 가진다.

4) 16.67-25 ㎒의 바스터 버스 클럭에 동기된다.

5) 모든 동작을 동기적으로 수행하나, 인터럽트는 비동기로 처리된다.

6) 8개의 마스터를 둘 수 있다.

7) 1,2,4,8,18,32,64 바이트 전송을 할 수 있다.

8) 전송시 에러 처리를 하고 재전송을 요구할 수 있다.

9) 주변 회로의 데이타 전송 시간 지연이 작다.

10) 7개의 공유하는 인터럽트 라인이 있다.

11) 큰 끝 형식(Big-Endial)이다.

이에 반해, 68030의 특성은 다음과 같다.

1) 32비트의 어드레스와 데이타 버스를 가진다.

2) 16개의 32비트 범용 데이타 및 어드레스 레지스터를 가진다.

3) 2개의 32비트 슈퍼바이저 스택 포인터를 가진다.

4) 10개의 제어 레지스터를 가진다.

5) 동시에 어세스할 수 있는 256 바이트 용량의 명령어 캐쉬와 256바이트 용량의 데이타 캐쉬를 가진다.

6) 1,2,4 바이트 전송을 할 수 있다.

7) 4G바이트의 물리적 어드레스 영역을 가진다.

8) 큰 끝 형식(Big-Endian)이다.

다음의 표1은 SPARC 보드(1)의 SBus 신호를 상세히 나타낸 표이고, 표2는 68030 버스 신호를 나타낸 것이다.

제2도는 DPRAM의 운영 방안을 나타낸 개념적 구조도이고, 제3도는 본 발명의 구체적인 블럭 구성도이다.

제2도의 구성을 간략히 설명하면 다음과 같다.

DPRAM 내부는 송신(TX), 수신(BX), 수신 헤더(RX_Header), 인터럽트 영역으로 크게 구성된다.

송신(TX) 영역은 S버스(SBus)가 메시지를 쓰는 영역이며, 플래그가 '0'인 영역만 쓸 수 있다. 송신(TX) 영역에 메시지를 쓴 후, 플래그를 '1'로 세팅한다. 만일, 송신(TX) 영역의 플래그가 모두 '1'이면, 인터럽트 영역에 송신 풀(TX_FULL)을 세팅한다. 68030은 송신(TX) 영역의 플래그를 폴링한다. 플래그가 '1'인 영역이 있으면, 메시지를 읽고, 플래그를 '0'으로 클리어한다.

수신(RX) 영역은 68030이 메시지를 쓰는 영역이다. 68030은 수신(RX) 영역중 플래그가 '0'인 영역만 쓸 수 있다. 수신(RX) 영역에 메시지를 쓴 후, 플래그를 '1'로 세팅한다. 정해진 시간에 벡터 레지스터에 수신 인에이블(RX_EN)을 세팅하여 S버스(Bus)에 인터럽트를 발생시킨다. 수신 헤더(RX_Header) 영역에 S버스(Bus)가 읽어야 할 수신(RX) 영역의 시작 어드레스와 오프셋을 세팅한다. 만일, 수신(RX) 영역의 플래그가 모두 '1'이면, 벡터 레지스터에 수신 풀(RX_FULL)을 세팅한다. S버스(Bus)는 인터럽트 서비스로 수신 헤더(RX_Header) 영역을 읽는다. 수신(RX) 영역의 메시지를 읽은 후, 플래그를 '0'으로 클리어한다. 그리고 오프셋 만큼 읽은 후, 수신 헤더(RX_Header) 영역의 오프셋을 '0'으로 클리어한다.

수신 헤더(RX_Header) 영역은 어드레스와 오프셋으로 구성된다. 68030이 메시지를 수신(RX) 영역에 쓰고, 그 시작 어드레스와 오프셋을 S버스(Bus)에 제공한다.

인터럽트 영역은 S버스(Bus)가 송신 풀(TX_FULL)을 세팅할 때 사용된다. 인터럽트 영역에 S버스(Bus)로부터 벡터 값이 세팅되면, 자동적으로 68030에 인터럽트(SBIRQ*)가 발생된다. 68030은 인터럽트 서비스를 수행한다.

벡터 레지스터는 68030 보드 내부에 있는 것으로, 68030이 정해진 주기에 따라 수신 인에이블(RX_EN)을 세팅하거나, 또는 수신 풀(RX_FULL)일 때 세팅된다. S버스(Bus)에서는 자동적으로 인터럽트가 발생된다.

제2도에서 주의하여야 할 사항은 68030은 메시지를 폴링으로, SBus는 인터럽트로 처리한다는 점과 68030이 정해진 주기에 따라 수신 인에이블(RX_EN)을 세팅한다는 점이다. 이는 본 발명을 구체화한 구조가 SPARC이 메인 프로세서(Main Processor)이고, 68030이 로컬 프로세서(Local Processor)이기 때문이다. 즉, SPARC은 주된 임무가 68030와의 통신이 아니다. 그러므로 부담을 많이 주는 폴링 대신 인터럽트로 처리한 것이다. 또한, 메시지 하나당 매번 인터럽트를 줄 수 없기 때문에, 정해진 시간동안 모아 놓은 메시지를 한꺼번에 처리하도록 한 것이다.

제3도는 본 발명에 따른 버스 정합장치의 세부 구성도이다.

도면에 도시된 본 발명은, SBus와 68030의 디코더에서 나온 신호를 분석하여 단방향 버퍼의 인에이블, 양방향 버퍼의 인에이블과 방향을 제어한다. SBus와 68039에서 워드(Word) 단위로 메시지를 송수신할 때, LA1이나 SA1이 '1'인 경우에는 스왑이 필요하다. 양측 모두 롱 워드(Long-Word;32비트)로 전송할 때는 DPRAM 칩 인에이블 신호인 DPCE0*, DPCE1*이 모두 '0'이 된다. 워드(Word;16비트) 단위로 전송할 때, LA1, SA1이 '0'이면, DPCE0* =1, DPCE1* = 0이 되고, LA1, SA1이 '1'이면, DPCE0* = 0, DPCE1* = 1이 된다.

제 2 도와 제 3 도를 근간으로 본 발명을 상세히 설명하면 다음과 같다.

먼저, SPARC에서 68030으로 데이타를 전송하는 경우를 보면,

1) S버스는 어드레스인 SA(18:2), 슬롯선택 신호인 SEL*, 어드레스 유효신호인 AS*, Rd, SIZ2:0을 디코더(12')디코드하여 칩 인에이블 신호인 DPCEO*, DPCE1*, DPWE*를 적절히 발생시킨다.

2) DPCE0*, DPCE 1가 SRAM의 칩 인에이블 단자 CE0*, CE1*로 연결되어 SRAM이 선택되도록 한다.

3) 버스 중재기 및 버퍼 제어기(13)에서 중재를 거쳐 DPRAM의 버스 점유권을 획득하면, 어드레스 버퍼의 인에이블, 데이타 버퍼의 인에이블 및 방향을 각각 SBus가 SRAM(11)에 쓰기 (Write) 억세스를 할 수 있도록 조정한다.

4) SRAM 제어기(15)에서는 SRAM의 쓰기 인에이블 신호인 WE*를 인에이블하여, SRAM에 데이타를 쓸 수 있도록 한다.

5) SBus는 플래그가 '0'인 송신(TX) 영역에 어드레스를 주고 데이타를 쓴다.

6) 해당 송신(TX) 영역의 플래그를 '1'로 세팅한다.

7) SBus로 확인 (Ack(2:0)*) 신호를 드라이브하여 전송을 마쳤음을 알려준다.

8) 68040은 송신(TX) 영역에 플래그가 '1'인 곳이 있는지 폴링한다.

9) 68030은 LA(18:2), AS*, DS*, R/W*, SIZ(1:0)을 디코드하여 DPCE 0*, DPCE 1*, DPOE*를 적절히 발생시킨다.

10) DPCE 0*, DPCE 1가 SRAM의 칩 인에이블 단자(CE0*, CE1*)로 연결되어 SRAM(11)이 선택되도록 한다.

11) 버스 중재기 및 버퍼 제어기(13)에서 중재를 거쳐 DPRAM의 버스 점유권을 획득하면, 어드레스 버퍼의 인에이블, 데이타 버퍼의 인에이블 및 방향을 각각 68030이 SRAM이 읽기(Read) 억세스를 할 수 있도록 조정한다.

12) SRAM 제어기(15)에서는 SRAM의 OE*를 인에이블하여, SRAM(11)의 데이타를 읽을 수 있도록 한다.

13) 플래그가 '0'인 송신(TX) 영역에 어드레스를 주고 데이타를 읽는다.

14) 해당 송신 (TX) 영역의 플래그를 '0'으로 클리어한다.

15) 68030으로 DSACK(1:0)* 신호를 드라이브하여 전송을 마쳤음을 알려준다.

다음으로, 역으로 68030에서 SPARC으로 데이타를 전송하는 과정을 기술하면,

1) 68030 보드는 LA(31:0), AS*, DS*, R/W*, SIZ(1:0)을 디코드하여 DPCE0*, DPCE1*, DPWE*를 적절히 발생시킨다.

2) DPCE0*, DPCE1가 SRAM의 CE0*, CE1*로 연결되어 SRAM(11)이 선택되도록 한다.

버스 중재기 및 버퍼 제어기(13)에서 중재를 거쳐 SRAM(11)의 버스 점유권을 획득하면, 어드레스 버퍼의 인에이블, 데이타 버퍼의 인에이블 및 방향을 각각 68030이 SRAM(11)에 쓰기(Write) 억세스를 할 수 있도록 조정한다.

4) SRAM 제어기(15)에서는 SRAM의 WE*를 인에이블하여, SRAM의 데이타를 읽을 수 있도록 한다.

5) 플래그가 '0'인 수신(RX) 영역에 어드레스를 주고 데이타를 쓴다.

6) 해당 수신(RX) 영역의 플래그를 '1'로 세팅한다.

7) 68030 보드로 DSACK(1:0)* 신호를 드라이브하여 전송을 마쳤음을 알려준다.

8) 일정 시간 후에, 68030은 벡터 레지스터에 수신 인에이블(RX_EN)을 세팅하고, 수신 헤더(RX_Header)에 SBus가 읽어야 할 수신(RX) 영역의 시작 어드레스와 오프셋을 세팅한다.

9) SBus에게 인터럽트 요구 신호(IntReq(7:1)*)를 통하여 인터럽트가 발생되도록 한다.

10) SPARC은 인터럽트 서비스 루틴으로 68030에게서 전송된 데이타를 읽을 준비를 한다.

11) SBus는 SA(27:0), SEL*, AS*, Rd, SIZ2:0을 디코더(12)에 의해 디코드하여 DPCEO*, DPCE1*, DPOE*를 적절히 발생시킨다.

12) DPCE0*, DPCE1가 SRAM의 CE0*, CE1로 연결되어 SRAM이 선택되도록 한다.

13) 버스 중재기 및 버퍼 제어기(13)에서 중재를 거쳐 DPRAM의 버스 점유권을 획득하면, 어드레서 버퍼의 인에이블, 데이타 버퍼의 인에이블 및 방향을 각각 SBus가 SRAM에 읽기(Read) 억세스를 할 수 있도록 조정한다.

14) SRAM 제어기(15)에서는 SRAM의 OE*를 인에이블하여, SRAM의 데이타를 읽을 수 있도록 한다.

15) SBus는 수신 헤더(RX_Header)의 수신 RX 영역의 시작 어드레스와 오프셋을 읽고, 플래그가 '1'인 수신(RX) 영역에 어드레스를 주고 데이타를 읽는다.

16) 해당 RX 영역에 플래그를 '0'으로 클리어한다.

17) 수신 헤더(RX_Header)의 오프셋을 '0'으로 클리어한다.

18) SBus로 Ack(2:0)* 신호를 드라이브하여 전송을 마쳤음을 알려준다.

따라서, 상기와 같이 구성되어 동작하는 본 발명은, 전송매체나 프로토콜을 거치지 않으므로 구현할 때 경제적이고, 데이타 손실 방지면에서 성능이 좋은 효과를 가진다.

Claims (4)

1. SPRAC 계열의 S버스와 68030 보드의 버스 간의 데이타 전송을 정합하는 장치에 있어서, 어드레스 공급에 따라 송신 및 수신 데이타를 쓰기 및 읽기하도록 저장하고 있고, 수신 헤더 영역과 인터럽트 영역을 구비하는 메모리 수단(11), 어드레스(SA(18:2)), 슬롯선택 신호(SEL*), 어드레스 유효신호(AS*)를 포함하는 S버스측의 신호를 디코딩하여 칩 인에이블 신호를 발생하고, 어드레스(LA(31:0)), 어드레스 유효 신호(AS*), 데이타 유효신호(DS*), 읽기/쓰기 신호(R/W*)를 포함하는 68030보드 측의 신호를 디코딩 하여 칩 인에이블 신호를 발생시키는 디코딩 수단(12, 12'), 상기 디코딩 수단의 출력을 입력받아 버퍼 인에이블 신호, 버퍼 방향제어신호, 인터럽트 요구신호 및 확인신호를 출력하는 버스 중재 및 버퍼 제어수단(13).

   상기 버스 중재 및 버스 제어수단의 제어를 받아 상기 메머리 수단으로 칩 인에이블 신호, 쓰기 밍 동작 인에이블 신호를 제공하는 메모리 제어수단(15), 상기 버스 중재 및 버퍼 제어수단으로 부터의 제어신호에 따라 데이타의 양방향 버퍼링 및 어드레스의 단방향 버퍼링을 수행하는 버퍼 수단(14,14',16,16',17,17'), 및 상기 버퍼 수단간에 연결되며, 상기 버스 중재 및 버퍼 제어수단의 제어를 받으며, S버스 및 68030 보드측에서 워드(Word) 전송을 위한 스왑(Swap)기능을 수행하는 스왑수단(18)을 구비하는 것을 특징으로 하는 버스의 데이타 전송 정합장치.
2. 제1항에 있어서, 68030 보드는 메시지를 폴링으로, S버스는 메시지를 인터럽트로 처리하도록 정합하도록 구성된 것을 특징으로 하는 버스의 데이타 전송 정합장치.
3. 제2항에 있어서, 상기 메모리 수단은 DPRAM으로 구성하는 것을 특징으로 하는 버스의 데이타 전송 정합장치.
4. 제3항에 있어서, 상기 DPRAM은 512 K-바이트 용량의 롱-워드(Long-Word;32 비트)포트를 가지는 SRAM으로 구성하는 것을 특징으로 하는 버스의 데이타 전송 정합장치.