JPS608970A - マルチコントロ−ラシステム - Google Patents
マルチコントロ−ラシステムInfo
- Publication number
- JPS608970A JPS608970A JP11601483A JP11601483A JPS608970A JP S608970 A JPS608970 A JP S608970A JP 11601483 A JP11601483 A JP 11601483A JP 11601483 A JP11601483 A JP 11601483A JP S608970 A JPS608970 A JP S608970A
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- Japan
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- data
- bus
- memory
- block
- controller
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、複数台のコントローラを伝送バスを介して
互いに接続し、これらコントローラ間で互いにデータの
交換を行なうマルチコントローラシステムに関する。一
般に、この種のシステムにおいては、伝送バス上のデー
タ転送速度は勿論のこと、各コントローラの送受信デー
タを送信または受信する迄の総合的な転送速度、すなわ
ち実効転送速度を高速化することが望ましい。
互いに接続し、これらコントローラ間で互いにデータの
交換を行なうマルチコントローラシステムに関する。一
般に、この種のシステムにおいては、伝送バス上のデー
タ転送速度は勿論のこと、各コントローラの送受信デー
タを送信または受信する迄の総合的な転送速度、すなわ
ち実効転送速度を高速化することが望ましい。
第１図は、従来のコントローラの概要を示すブロック図
である。同図からも明らかなよ５に、コントローラ１は
、バッファメモリを備えたデータ送受信装置（データ転
送装置ともいう。）２およびシステムメモリ３等から栴
成され、該データ転送装置２とメモリ３とはシステム内
のバス（システムバス）４を介して接続されている。な
お、５ハ伝送ハスであす、マルチコントローラシステム
を構成するときは、この伝送バス５に複数のコントロー
ラが並設される。 ′ すなわち、データの送信は、システムメモリ３の所定領
域に格納されたデータをシステムバス４を経て送受信装
置内のバッファメモリに転送した後、該バッファメモリ
から伝送バス５を介してデータを送出することにより行
なわれる。一方、データの受信は、受信データを送受信
装置内のバッファメモリに格納した後、システムバス４
を介してメモリ３′４Ｉ：所定領域に転送することによ
り行なわれる。したがって、このような方式では、バッ
ファメモリとシステムメモリとの間でデータを転送する
ための時間が必要となり、その分だけデータ転送速度が
低下するという欠点を有することになる。
である。同図からも明らかなよ５に、コントローラ１は
、バッファメモリを備えたデータ送受信装置（データ転
送装置ともいう。）２およびシステムメモリ３等から栴
成され、該データ転送装置２とメモリ３とはシステム内
のバス（システムバス）４を介して接続されている。な
お、５ハ伝送ハスであす、マルチコントローラシステム
を構成するときは、この伝送バス５に複数のコントロー
ラが並設される。 ′ すなわち、データの送信は、システムメモリ３の所定領
域に格納されたデータをシステムバス４を経て送受信装
置内のバッファメモリに転送した後、該バッファメモリ
から伝送バス５を介してデータを送出することにより行
なわれる。一方、データの受信は、受信データを送受信
装置内のバッファメモリに格納した後、システムバス４
を介してメモリ３′４Ｉ：所定領域に転送することによ
り行なわれる。したがって、このような方式では、バッ
ファメモリとシステムメモリとの間でデータを転送する
ための時間が必要となり、その分だけデータ転送速度が
低下するという欠点を有することになる。
この発明はかかる点に鑑みてなされたもので、データの
転送速度を向上させるとともに、転送データの書込み、
読出しを容易になしうるマルチコントローラシステムを
提供することを目的とするものである。
転送速度を向上させるとともに、転送データの書込み、
読出しを容易になしうるマルチコントローラシステムを
提供することを目的とするものである。
その要点は、転送装置のメモリをシステムバスと伝送バ
スの双方からアクセス可能な１対のデュアルポートメモ
リで構成するとともに、この１対のメモリをコントロー
ラの数に応じてそれぞれブロック分割し、１方のブロッ
クでデータを送信しているときは他方のブロックでデー
タの書込みを行ない、残りのブロックでデータを受信し
ているときはそれに対応する他方のブロックでデータの
読出しを行なうようにした点にある。
スの双方からアクセス可能な１対のデュアルポートメモ
リで構成するとともに、この１対のメモリをコントロー
ラの数に応じてそれぞれブロック分割し、１方のブロッ
クでデータを送信しているときは他方のブロックでデー
タの書込みを行ない、残りのブロックでデータを受信し
ているときはそれに対応する他方のブロックでデータの
読出しを行なうようにした点にある。
第２図はこの発明の実施例を示す構成図、第３図は第２
図のメモリ切換回路および制御回路の具体的な構成を示
すブロック図である。第２図に示されるように、この実
施例は、コントローラー１Ｉ の主としてデータ転送装置がシステムバス４と伝へ 送バス５の双方からアクセス（読み、書き）可能な１対
のデュアルポートメモリ６．７と、切換回路８，９と、
切換回路の制御回路１０とから構成されている点が特徴
である。なお、伝送バス５に並設される他のコントロー
ラ１２．１３も、これと同様に構成されることは云う迄
もない。また、コントローラ１のデータ処理部等は、図
示が省略されている。各々のデュアルポートメモリ６．
７は、コントローラの数に応じてそれぞれ複数のブロッ
クＢｌｌ〜ＢＩＮ、Ｂ２ｉ〜Ｂ２Ｎに分割され、例えば
ブロックＢＩＮ、Ｂ２ＮはコントローラＮのデータ送信
または送信データの書込み領域となり、その他のブロッ
クＢｌｌ、Ｂ１２・・・・・・、Ｂ２１．Ｂ２２・・・
・・・はコントローラＮに対するデータ受信または受信
データの読出し領域となる。切換回路８゜９は、それぞ
れデュアルポートメモリ６．７の各ブロック毎にシステ
ムバス４と伝送バス５の接続を切換える働きをし、切換
制御回路１０は、両方のバスが同一デュアルポートメモ
リの同一ブロックに同時に接続されないように制御する
。すなわち、デュアルポートメモリ７のブロックＢ２Ｎ
が、切換回路８を介して伝送バス５へ接続されている５
− 場合は、メモリ６のブロックＢＩＮは切換回路９を介し
てシステムバス４へ接続されることになる。
図のメモリ切換回路および制御回路の具体的な構成を示
すブロック図である。第２図に示されるように、この実
施例は、コントローラー１Ｉ の主としてデータ転送装置がシステムバス４と伝へ 送バス５の双方からアクセス（読み、書き）可能な１対
のデュアルポートメモリ６．７と、切換回路８，９と、
切換回路の制御回路１０とから構成されている点が特徴
である。なお、伝送バス５に並設される他のコントロー
ラ１２．１３も、これと同様に構成されることは云う迄
もない。また、コントローラ１のデータ処理部等は、図
示が省略されている。各々のデュアルポートメモリ６．
７は、コントローラの数に応じてそれぞれ複数のブロッ
クＢｌｌ〜ＢＩＮ、Ｂ２ｉ〜Ｂ２Ｎに分割され、例えば
ブロックＢＩＮ、Ｂ２ＮはコントローラＮのデータ送信
または送信データの書込み領域となり、その他のブロッ
クＢｌｌ、Ｂ１２・・・・・・、Ｂ２１．Ｂ２２・・・
・・・はコントローラＮに対するデータ受信または受信
データの読出し領域となる。切換回路８゜９は、それぞ
れデュアルポートメモリ６．７の各ブロック毎にシステ
ムバス４と伝送バス５の接続を切換える働きをし、切換
制御回路１０は、両方のバスが同一デュアルポートメモ
リの同一ブロックに同時に接続されないように制御する
。すなわち、デュアルポートメモリ７のブロックＢ２Ｎ
が、切換回路８を介して伝送バス５へ接続されている５
− 場合は、メモリ６のブロックＢＩＮは切換回路９を介し
てシステムバス４へ接続されることになる。
ここで、コントローラ１とコントローラ２との間の、デ
ータ転送動作について説明する。
ータ転送動作について説明する。
いま、メモリ６のブロックＢ１２が伝送バス５に、また
メモリ７のブロックＢ２２がシステムバス４にそれぞれ
接続されているものとすると、コントローラ２からコン
トローラ１に転送されるデータ、すなわち、コントロー
ラ１の受信データは、メモリ１のブロックＢ１２で受信
される。なお、このとき、メモリ７のブロックＢ２２か
らは、先に受信されたデータの読出しが行なわれる。ブ
ロックＢ１２に受信されたデータについて、図示されな
い適宜な手段によって誤りのないことが確認されると、
切換制御回路１０および切換回路８．・９により破線の
如くバスの切換えが行なわれ、メモリ６のブロックＢ１
２はシステムバス４に、またメモリ７のブロックＢ２２
は伝送バス５にそれぞれ接続されるので、ブロックＢ１
２で受信したデータをシステムバス４を介して読出すと
ともに、６− ブロックＢ２２をデータの受信に備えることができる０ 以上、コントローラ２かものデータを受信する場合につ
いて説明したが、コントローラ１から２へデータを送信
する場合も、上記と同様にして行なうことができる。こ
の場合、使用されるブロックはＢｌ １．Ｂ２１であり
、一方で送信を行なっているときは他方に送信データの
書込みを行なう操作を交互に実行することにより、所望
のデータをコントローラ１から２へ送出することかでき
る。
メモリ７のブロックＢ２２がシステムバス４にそれぞれ
接続されているものとすると、コントローラ２からコン
トローラ１に転送されるデータ、すなわち、コントロー
ラ１の受信データは、メモリ１のブロックＢ１２で受信
される。なお、このとき、メモリ７のブロックＢ２２か
らは、先に受信されたデータの読出しが行なわれる。ブ
ロックＢ１２に受信されたデータについて、図示されな
い適宜な手段によって誤りのないことが確認されると、
切換制御回路１０および切換回路８．・９により破線の
如くバスの切換えが行なわれ、メモリ６のブロックＢ１
２はシステムバス４に、またメモリ７のブロックＢ２２
は伝送バス５にそれぞれ接続されるので、ブロックＢ１
２で受信したデータをシステムバス４を介して読出すと
ともに、６− ブロックＢ２２をデータの受信に備えることができる０ 以上、コントローラ２かものデータを受信する場合につ
いて説明したが、コントローラ１から２へデータを送信
する場合も、上記と同様にして行なうことができる。こ
の場合、使用されるブロックはＢｌ １．Ｂ２１であり
、一方で送信を行なっているときは他方に送信データの
書込みを行なう操作を交互に実行することにより、所望
のデータをコントローラ１から２へ送出することかでき
る。
こうすることにより、従来の如きバッファメモリとシス
テムメモリ間のデータ転送が不要となるため、実効転送
速度を高速化し得る利点が得られる。また、伝送バスに
接続された各コントローラの送受信データをメモリアク
セスイメージ、すなわちコントローラ番号に対応したメ
モリブロックのアクセスにより参照することができるの
で、データの読出し、書込みが簡単になるという利点が
得られるものである。
テムメモリ間のデータ転送が不要となるため、実効転送
速度を高速化し得る利点が得られる。また、伝送バスに
接続された各コントローラの送受信データをメモリアク
セスイメージ、すなわちコントローラ番号に対応したメ
モリブロックのアクセスにより参照することができるの
で、データの読出し、書込みが簡単になるという利点が
得られるものである。
第３図はメモリ切換制御回路および切換回路の具体例を
示すブロック図である。同図において、１１はデュアル
ポートメモリ６．７を伝送バスからアクセスする場合の
アドレス（アドレス１）と、システムバスからアクセス
する場合のアドレス（アドレス２）との切換回路であり
、１２はデュアルポートメモリ６．７の何番地から何番
地までがどのブロックに占有されているかを記憶し、ア
ドレスに応じたブロック番号を出力するブロック番号格
納メモリであり、また、１３はデュアルポートメモリの
切換え情報を格納しているビットメモリである。なお、
１４，１６および１７は反転ゲート、１５は非反転ゲー
トである。
示すブロック図である。同図において、１１はデュアル
ポートメモリ６．７を伝送バスからアクセスする場合の
アドレス（アドレス１）と、システムバスからアクセス
する場合のアドレス（アドレス２）との切換回路であり
、１２はデュアルポートメモリ６．７の何番地から何番
地までがどのブロックに占有されているかを記憶し、ア
ドレスに応じたブロック番号を出力するブロック番号格
納メモリであり、また、１３はデュアルポートメモリの
切換え情報を格納しているビットメモリである。なお、
１４，１６および１７は反転ゲート、１５は非反転ゲー
トである。
ここで、システムバスまたは伝送バスからデュアルポー
トメモリのＮ番地をアクセスする場合を例にとって、そ
の動作を説明する。
トメモリのＮ番地をアクセスする場合を例にとって、そ
の動作を説明する。
システムバスからアクセスする場合は、アドレス切換回
路１１によりアドレス２（Ｎ番地）が、一方、伝送バス
からアクセスする場合は、アドレス１（Ｎ番地）がそれ
ぞれブロック番号格納メモリ１２のアドレスとなる。こ
のとき、例えばＮ番地がブロック番号゛１”に割り当て
られているものとすると、メモリ１２からは″１”が出
力される。これは、メモリ切換情報格納ビットメモリ１
３のアドレスとなり、＠１”または′０”が出力される
。ここで、例えば６１”が出力され、それがシステムバ
スからのアクセスである場合は、信号Ｂが有効となり、
これにより反転ゲート１６を介してデュアルポートメモ
リ６が選択される。一方、メモリ１３から１１＃が出力
されたとき、それが伝送バスからのアクセスであるとき
は、信号Ａが有効となり、これにより非反転ゲー）１５
．１７を介してデュアルポートメモリ７が選択される。
路１１によりアドレス２（Ｎ番地）が、一方、伝送バス
からアクセスする場合は、アドレス１（Ｎ番地）がそれ
ぞれブロック番号格納メモリ１２のアドレスとなる。こ
のとき、例えばＮ番地がブロック番号゛１”に割り当て
られているものとすると、メモリ１２からは″１”が出
力される。これは、メモリ切換情報格納ビットメモリ１
３のアドレスとなり、＠１”または′０”が出力される
。ここで、例えば６１”が出力され、それがシステムバ
スからのアクセスである場合は、信号Ｂが有効となり、
これにより反転ゲート１６を介してデュアルポートメモ
リ６が選択される。一方、メモリ１３から１１＃が出力
されたとき、それが伝送バスからのアクセスであるとき
は、信号Ａが有効となり、これにより非反転ゲー）１５
．１７を介してデュアルポートメモリ７が選択される。
なお、切換情報格納ビットメモリ１３の内容は、各ブロ
ック毎に受信完了時および送信データの書込み完了時に
反転ゲート１４を介して反転され、これによりバス接続
の切換えが行なわれる。
ック毎に受信完了時および送信データの書込み完了時に
反転ゲート１４を介して反転され、これによりバス接続
の切換えが行なわれる。
第４図はこの発明の他の実施例を示すブロック図である
。
。
すなわち、上述の如く、１対のデュアルポートメモリお
よびその周辺回路をコントローラの送受 − 信用メモリとして用いるかわりに、同一コントローラ１
内の異なったバス２３．２４に接続されたデータ処理装
置２１１．２１２間のデータ交換のための共通メモリ２
２として使用する例を示したもので、このようにしても
上記と同様の機能を発揮することができる。
よびその周辺回路をコントローラの送受 − 信用メモリとして用いるかわりに、同一コントローラ１
内の異なったバス２３．２４に接続されたデータ処理装
置２１１．２１２間のデータ交換のための共通メモリ２
２として使用する例を示したもので、このようにしても
上記と同様の機能を発揮することができる。
以上のように、この発明によれば、１対のメモリなＮブ
ロックに分割し、各ブロック毎に送受信データ格納時の
バス切換え（システムバスと伝送バス）が可能なデュア
ルポートメモリ構成とし、かつ各ブロックを伝送バスに
接続されたＮ台のコントローラの伝送データ格納領域に
対応させることにより、実効転送速度の高速化およびデ
ータの読出し、書込みの簡略化を図ることができる利点
を有するものである。
ロックに分割し、各ブロック毎に送受信データ格納時の
バス切換え（システムバスと伝送バス）が可能なデュア
ルポートメモリ構成とし、かつ各ブロックを伝送バスに
接続されたＮ台のコントローラの伝送データ格納領域に
対応させることにより、実効転送速度の高速化およびデ
ータの読出し、書込みの簡略化を図ることができる利点
を有するものである。
第１図はコントロニラの従来例を示すブロック図、第２
図はこの発明の実施例を示す構成図、第３図は第２図の
切換回路およびその制御回路の具１０− 体的な構成を示すブロック図、第４図はこの発明の他の
実施例を示すブロック図である。 符号説明 １（ｌｔｙ １２．ＩＮ）・・・・・・コントローラ、
２・・・・・・データ送受信装置（データ転送装置）、
３・・・・・・システムメモリ、４・・・・・・システ
ムバス、５・・・・・・伝送ハス、６，７・・・・・・
デュアルポートメモリ、８，９・・・・・・切換回路、
１０・・・・・・切換制御回路、１１・−・・・・アド
レス切換回路、１２・・・・°°ブ目ラック番号格納メ
モリ１３・・・・・・切換情報格納ビットメモリ、１４
゜１６．１７・・・・・・反転ゲート、１５・・・・・
・非反転ゲート、２１１．２１２・・・・・・データ処
理装置、２２・・・・・・共通メモＩＪ、２３，２４・
・・・・・バス代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 １１− 第１図 第４図
図はこの発明の実施例を示す構成図、第３図は第２図の
切換回路およびその制御回路の具１０− 体的な構成を示すブロック図、第４図はこの発明の他の
実施例を示すブロック図である。 符号説明 １（ｌｔｙ １２．ＩＮ）・・・・・・コントローラ、
２・・・・・・データ送受信装置（データ転送装置）、
３・・・・・・システムメモリ、４・・・・・・システ
ムバス、５・・・・・・伝送ハス、６，７・・・・・・
デュアルポートメモリ、８，９・・・・・・切換回路、
１０・・・・・・切換制御回路、１１・−・・・・アド
レス切換回路、１２・・・・°°ブ目ラック番号格納メ
モリ１３・・・・・・切換情報格納ビットメモリ、１４
゜１６．１７・・・・・・反転ゲート、１５・・・・・
・非反転ゲート、２１１．２１２・・・・・・データ処
理装置、２２・・・・・・共通メモＩＪ、２３，２４・
・・・・・バス代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 １１− 第１図 第４図
Claims (1)
- データ処理装置とデータ送受信装置とをシステムバスを
介して接続してなるコントローラを伝送バスを介して複
数個並列に接続し、これらコントローラ間でデータを送
受信するマルチコントローラシステムにおいて、前記デ
ータ送受信装置にはコントローラの数に応じてそれぞれ
ブロック分割されかつシステムバスと伝送バスの双方か
らアクセス可能な１対のデュアルポートメモリを設ける
とともに、対のブロックの一方をシステムバスからアク
セス可能にするときは他方を伝送バスからアクセス可能
な如く交互に切換える切換手段を設け、自己に割り当て
られている対のブロックの一方からデータを送信してい
るときは他方へ送信データの書込みを行ない、他のコン
トローラに割り当てられている各対のブロックの一方を
介してデータを受信しているときは他方から受信データ
の読出しを行なうことを特徴とするマルチコントローラ
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11601483A JPS608970A (ja) | 1983-06-29 | 1983-06-29 | マルチコントロ−ラシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11601483A JPS608970A (ja) | 1983-06-29 | 1983-06-29 | マルチコントロ−ラシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS608970A true JPS608970A (ja) | 1985-01-17 |
| JPH0160864B2 JPH0160864B2 (ja) | 1989-12-26 |
Family
ID=14676673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11601483A Granted JPS608970A (ja) | 1983-06-29 | 1983-06-29 | マルチコントロ−ラシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS608970A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0324844A (ja) * | 1989-06-21 | 1991-02-01 | Fujitsu Ltd | パケット転送方式 |
| JP2007041781A (ja) * | 2005-08-02 | 2007-02-15 | Fujitsu Ltd | リコンフィグ可能な集積回路装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4887741A (ja) * | 1972-02-18 | 1973-11-17 | ||
| JPS5178141A (en) * | 1974-12-28 | 1976-07-07 | Tokyo Shibaura Electric Co | Hyoji kirokusochino batsufuaseigyohoshiki |
| JPS55134442A (en) * | 1979-04-04 | 1980-10-20 | Hitachi Ltd | Data transfer unit |
| JPS5690341A (en) * | 1979-12-24 | 1981-07-22 | Fujitsu Ltd | Buffer switching system |
-
1983
- 1983-06-29 JP JP11601483A patent/JPS608970A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4887741A (ja) * | 1972-02-18 | 1973-11-17 | ||
| JPS5178141A (en) * | 1974-12-28 | 1976-07-07 | Tokyo Shibaura Electric Co | Hyoji kirokusochino batsufuaseigyohoshiki |
| JPS55134442A (en) * | 1979-04-04 | 1980-10-20 | Hitachi Ltd | Data transfer unit |
| JPS5690341A (en) * | 1979-12-24 | 1981-07-22 | Fujitsu Ltd | Buffer switching system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0324844A (ja) * | 1989-06-21 | 1991-02-01 | Fujitsu Ltd | パケット転送方式 |
| JP2007041781A (ja) * | 2005-08-02 | 2007-02-15 | Fujitsu Ltd | リコンフィグ可能な集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0160864B2 (ja) | 1989-12-26 |
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