JPS63313251A - アドレッシング回路 - Google Patents
アドレッシング回路Info
- Publication number
- JPS63313251A JPS63313251A JP14800387A JP14800387A JPS63313251A JP S63313251 A JPS63313251 A JP S63313251A JP 14800387 A JP14800387 A JP 14800387A JP 14800387 A JP14800387 A JP 14800387A JP S63313251 A JPS63313251 A JP S63313251A
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- JP
- Japan
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- address
- memory
- data
- bus
- accessed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 abstract description 51
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000011888 foil Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロコンピュータ（以下、マイコンと
いう）システムにおいて、本来中央処理装置（以下、Ｃ
ＰＵという）が有するメモリアドレス空間より実質的に
大きな容量のメモリなどのデバイスのアクセスが可能と
なるようにしたアドレッシング回路に関するものである
。
いう）システムにおいて、本来中央処理装置（以下、Ｃ
ＰＵという）が有するメモリアドレス空間より実質的に
大きな容量のメモリなどのデバイスのアクセスが可能と
なるようにしたアドレッシング回路に関するものである
。
第２図はたとえばＣＱ出版株式会社発行「トランジスタ
技術４１９８５年５月号３９２ページに示された従来の
アドレッシング回路のシステムブロック図であり、この
第２図において、１はＣＰＵ、２はＣＰＵＩがアクセス
するメモリであって、ＣＰｔ１１とメモリ２で構成され
たマイコンシステムを構成している。
技術４１９８５年５月号３９２ページに示された従来の
アドレッシング回路のシステムブロック図であり、この
第２図において、１はＣＰＵ、２はＣＰＵＩがアクセス
するメモリであって、ＣＰｔ１１とメモリ２で構成され
たマイコンシステムを構成している。
ＣＰＵＩとメモリ２間には、アドレスバス３、データバ
ス４、コントロールバス５が接続されている。アドレス
バス３は、ＣＰＵＩがメモリ２内のいずれの番地にデー
タを格納するかを示すためのアドレスバスである。
ス４、コントロールバス５が接続されている。アドレス
バス３は、ＣＰＵＩがメモリ２内のいずれの番地にデー
タを格納するかを示すためのアドレスバスである。
また、データバス４はＣＰＵ１とメモリ２間とのデータ
の授受を行うためのデータバスであり、コントロールバ
ス５はＣＰＵＩが読み出し動作か、書き込み動作を行う
か、あるいは入力／出力（以下、Ｉｌｏという）空間を
アクセスするか、メモリ空間をアクセスするかなどを指
示する。
の授受を行うためのデータバスであり、コントロールバ
ス５はＣＰＵＩが読み出し動作か、書き込み動作を行う
か、あるいは入力／出力（以下、Ｉｌｏという）空間を
アクセスするか、メモリ空間をアクセスするかなどを指
示する。
次に、動作について説明する。ＣＰｔＪｌのアドレスバ
ス３が仮に１６ビツトで構成されている場合はＣＰｔＪ
ｌは最大’ＯＯＯＯＭＪ番地から「ＦＦＦＦＭＪ番地の
合計２１４１．すなわちｒ６５５３６」とおりのアドレ
スを選択することができる。
ス３が仮に１６ビツトで構成されている場合はＣＰｔＪ
ｌは最大’ＯＯＯＯＭＪ番地から「ＦＦＦＦＭＪ番地の
合計２１４１．すなわちｒ６５５３６」とおりのアドレ
スを選択することができる。
換言すれば、’６５５３６４番地分の容量のメモリをＣ
ＰＵ１はアクセスできる。これは、通常ｃｐｕｉは「６
４にワードのアドレス空間を有する」と称するアドレス
バス３が２０ビツトならＣＰＵＩは２２０、すなわち１
Ｍワードのアドレス空間を有し、「ＯＯＯＯＯＭＪ番地
からｒＦＦＦＦＦＭＪ番地のアドレスをアクセスするこ
とができる。
ＰＵ１はアクセスできる。これは、通常ｃｐｕｉは「６
４にワードのアドレス空間を有する」と称するアドレス
バス３が２０ビツトならＣＰＵＩは２２０、すなわち１
Ｍワードのアドレス空間を有し、「ＯＯＯＯＯＭＪ番地
からｒＦＦＦＦＦＭＪ番地のアドレスをアクセスするこ
とができる。
たとえば、ＣＰＵＩがメモリ２内のｒ２３４５６＋１Ｊ
番地からデータを読み出しする場合は、アドレスバス２
０ビツトはｒ２３４５°６．Ｉ」を指示するとともに、
コントロールバス５内のメモリ読み出し信号をアクティ
ブにすると、メモリ２に接続されているデータバス４を
介してメモリ「２３４５６ＭＪ番地のデータがＣＰＵ１
に入力される。
番地からデータを読み出しする場合は、アドレスバス２
０ビツトはｒ２３４５°６．Ｉ」を指示するとともに、
コントロールバス５内のメモリ読み出し信号をアクティ
ブにすると、メモリ２に接続されているデータバス４を
介してメモリ「２３４５６ＭＪ番地のデータがＣＰＵ１
に入力される。
従来のアドレッシング回路は以上のように構成されてい
るので、ＣＰＵＩから出力されるアドレスバス３が直接
メモリ２などのＣＰｔＪ１周辺デバイスをアクセスでき
る最大の容量は、アドレスバス３のビット数で制限され
、ｎビットのアドレスバスを有するＣＰＵは、２ｆｉワ
ードのアドレス空間に限定され、２″ワ一ド分の容量し
かアクセスできないなどの問題点があった。
るので、ＣＰＵＩから出力されるアドレスバス３が直接
メモリ２などのＣＰｔＪ１周辺デバイスをアクセスでき
る最大の容量は、アドレスバス３のビット数で制限され
、ｎビットのアドレスバスを有するＣＰＵは、２ｆｉワ
ードのアドレス空間に限定され、２″ワ一ド分の容量し
かアクセスできないなどの問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、ＣＰＵ本来のアドレスバスのビット数ｎに
よって制限される最大の容量２′″ワードよれも大きな
容量のメモリなどのデバイスをアクセスできるアドレッ
シング回路を得ることを目的とする。
れたもので、ＣＰＵ本来のアドレスバスのビット数ｎに
よって制限される最大の容量２′″ワードよれも大きな
容量のメモリなどのデバイスをアクセスできるアドレッ
シング回路を得ることを目的とする。
この発明に係るアドレッシング回路は、データバス上に
設けられたアドレスレジスタにデータバス上のデータを
書き込んで、このデータをアクセスすべきデバイスのア
ドレスとし、このアドレスレジスタに書き込むためのア
ドレスをアドレスデコーダで設定するようにしたもので
ある。
設けられたアドレスレジスタにデータバス上のデータを
書き込んで、このデータをアクセスすべきデバイスのア
ドレスとし、このアドレスレジスタに書き込むためのア
ドレスをアドレスデコーダで設定するようにしたもので
ある。
この発明におけるアドレスデコーダはアドレスレジスタ
に書き込むためのアドレスを中央処理装置から出力され
るコントロールバスの信号とアドレスバスの信号とによ
りアドレスレジスタに設定し、その設定されたアドレス
にデータバス上のデータをアドレスレジスタに書き込み
、その書き込んだデータをアクセスすべきデバイスメモ
リなどのデバイスのアドレスとする。
に書き込むためのアドレスを中央処理装置から出力され
るコントロールバスの信号とアドレスバスの信号とによ
りアドレスレジスタに設定し、その設定されたアドレス
にデータバス上のデータをアドレスレジスタに書き込み
、その書き込んだデータをアクセスすべきデバイスメモ
リなどのデバイスのアドレスとする。
以下、この発明の一実施例を図について説明する。第１
図において、第２図と同一部分には同一符号を付して述
べる。ＣＰＵＩがアクセスするデバイスとして、ここで
はメモリ２を使用した場合で説明を進めることにする。
図において、第２図と同一部分には同一符号を付して述
べる。ＣＰＵＩがアクセスするデバイスとして、ここで
はメモリ２を使用した場合で説明を進めることにする。
このメモリ２は１Ｍワードのメモリとする。このＣＰＵ
Ｉとメモリ２間にはデータバス４、コントロールバス５
が接続されている。また、ＣＰＵＩはアドレスバス３を
介してアドレスデコーダ８に接続されており、アドレス
デコーダ８にはＣＰＵＩからコントロールバス５を通し
て転送される信号も入力されるようになっている。
Ｉとメモリ２間にはデータバス４、コントロールバス５
が接続されている。また、ＣＰＵＩはアドレスバス３を
介してアドレスデコーダ８に接続されており、アドレス
デコーダ８にはＣＰＵＩからコントロールバス５を通し
て転送される信号も入力されるようになっている。
このアドレスバス３およびデータバス４は１６ビツトと
し、このデータバス４を介してＣＰＵＩはメモリ２とデ
ータの授受を行うようになっている。データバス４上に
４ビツトのアドレスレジスタＨ６と１６ビツトのアドレ
スレジスタＬ７が設けられている。アドレスレジスタＨ
６とアドレスレジスタＬ７の出力はメモリ２のアドレス
バスとなるように構成されている。
し、このデータバス４を介してＣＰＵＩはメモリ２とデ
ータの授受を行うようになっている。データバス４上に
４ビツトのアドレスレジスタＨ６と１６ビツトのアドレ
スレジスタＬ７が設けられている。アドレスレジスタＨ
６とアドレスレジスタＬ７の出力はメモリ２のアドレス
バスとなるように構成されている。
また、上記コントロールバス５はＣＰＵＩが読み出し動
作か書き込み動作を行なうかあるいはＩ１０空間をアク
セスするか、メモリ空間をアクセスするかなどを指示す
るようになっている。
作か書き込み動作を行なうかあるいはＩ１０空間をアク
セスするか、メモリ空間をアクセスするかなどを指示す
るようになっている。
さらに、上記アドレスデコーダ８はＣＰＵＩから出力さ
れるコントロールバス５の信号とアドレスバス３の信号
とでＣＰＵＩがアドレスレジスタＨ６、アドレスレジス
タＬ７にデータを書き込むタイミングをそれぞれポート
アドレス１１ポートアドレス２というＩ１０アドレス空
間のアドレスを介してアドレスレジスタに指令するよう
にしている。さらに、メモリ２をアクセスするタイミン
グもポートアドレス３というアドレスを介して指令する
ようにしている。
れるコントロールバス５の信号とアドレスバス３の信号
とでＣＰＵＩがアドレスレジスタＨ６、アドレスレジス
タＬ７にデータを書き込むタイミングをそれぞれポート
アドレス１１ポートアドレス２というＩ１０アドレス空
間のアドレスを介してアドレスレジスタに指令するよう
にしている。さらに、メモリ２をアクセスするタイミン
グもポートアドレス３というアドレスを介して指令する
ようにしている。
次に、動作について説明する。ｃｐｕｔのアドレスバス
３は１６ビツトであるため、本来このＣＰＵＩのアドレ
ス空間は２１ｂの６４にワードであり’０ＯＯＯＩＩＪ
番地からｒＦＦＦＦｎ」番地のアドレスしか有さない。
３は１６ビツトであるため、本来このＣＰＵＩのアドレ
ス空間は２１ｂの６４にワードであり’０ＯＯＯＩＩＪ
番地からｒＦＦＦＦｎ」番地のアドレスしか有さない。
しかし、このＣＰＵ １で１Ｍワード、すなわち、２２
０ワードのメモリをアクセス、つまり「０００００、ｉ
」番地から’ＦＦＦＦＦ）１４４番地でのアドレス空間
をアクセスするためには、２０ビツトのアドレスバスが
必要となるが、この発明では、アクセスするメモリ２の
アドレスはすべてデータバス４よりデータとして与える
。
０ワードのメモリをアクセス、つまり「０００００、ｉ
」番地から’ＦＦＦＦＦ）１４４番地でのアドレス空間
をアクセスするためには、２０ビツトのアドレスバスが
必要となるが、この発明では、アクセスするメモリ２の
アドレスはすべてデータバス４よりデータとして与える
。
ＣＰＵＩがメモリ２をアクセスする場合は、メモリアク
セスに先だってアクセスするメモリアドレスをデータバ
ス４よりデータとしてアドレスデコーダ８で設定された
ポートアドレス１とポートアドレス２を通してそれぞれ
アドレスレジスタＨ６、アドレスレジスタＬ７に書き込
む。
セスに先だってアクセスするメモリアドレスをデータバ
ス４よりデータとしてアドレスデコーダ８で設定された
ポートアドレス１とポートアドレス２を通してそれぞれ
アドレスレジスタＨ６、アドレスレジスタＬ７に書き込
む。
メモリアドレスは２０ビツト必要であり、ＣＰＵ１のデ
ータバス４は１６ビツトであり、２０ビツト中の上位４
ビツトはアドレスレジスタＨ６に書き込み、下位１６ビ
ツトはアドレスレジスタＬ７に書き込むようにして、２
度に分けて書き込む。
ータバス４は１６ビツトであり、２０ビツト中の上位４
ビツトはアドレスレジスタＨ６に書き込み、下位１６ビ
ツトはアドレスレジスタＬ７に書き込むようにして、２
度に分けて書き込む。
その後、ＣＰＵＩはポートアドレス３というアドレスを
介してアドレスデコーダ８よりメモリ２に対してアクテ
ィブ信号を出力すると、アドレスレジスタＨ６、アドレ
スレジスタＬ７に書き込んだデータがメモリ２のアドレ
スデータとしてメモリ２に転送され、そのアドレスにデ
ータが書き込まれたり、あるいはメモリ２よりデータバ
ス４を通してＣＰＵＩに読み出されたり、コントロール
バス５の信号にしたがってメモリ２とＣＰＵ １間にデ
ータの授受が行われる。
介してアドレスデコーダ８よりメモリ２に対してアクテ
ィブ信号を出力すると、アドレスレジスタＨ６、アドレ
スレジスタＬ７に書き込んだデータがメモリ２のアドレ
スデータとしてメモリ２に転送され、そのアドレスにデ
ータが書き込まれたり、あるいはメモリ２よりデータバ
ス４を通してＣＰＵＩに読み出されたり、コントロール
バス５の信号にしたがってメモリ２とＣＰＵ １間にデ
ータの授受が行われる。
つまり、ボートアドレスエないしポートアドレス３のう
ちのポートアドレス３のみをアクセスするのみで、１Ｍ
ワード分のメモリをアクセスできる。たとえばメモリア
ドレス’２３４５６ＭＪ番地のデータを読み出す場合に
ついて説明する。ただしボートアドレスエないしポート
アドレス３をそれぞれ１番地、２番地、３番地とすると
、まずＣＰＵＩよりポートアドレス１番地に“２Ｎ”を
書き込む。
ちのポートアドレス３のみをアクセスするのみで、１Ｍ
ワード分のメモリをアクセスできる。たとえばメモリア
ドレス’２３４５６ＭＪ番地のデータを読み出す場合に
ついて説明する。ただしボートアドレスエないしポート
アドレス３をそれぞれ１番地、２番地、３番地とすると
、まずＣＰＵＩよりポートアドレス１番地に“２Ｎ”を
書き込む。
次にポートアドレス２番地に“３４５６Ｎ”を書き込み
、ポートアドレス３番地より読み込み動作を行なうと、
メモリ２のアドレス’２３４５６ＩＩＪ番地のデータが
データバス４を介してＣＰＵＩへ人力される。
、ポートアドレス３番地より読み込み動作を行なうと、
メモリ２のアドレス’２３４５６ＩＩＪ番地のデータが
データバス４を介してＣＰＵＩへ人力される。
なお、上記実施例では、アドレスバス２０ビツト分のア
ドレス空間を１６ビツトのデータバスを有するＣＰＵで
アクセスするために、４ビツトのアドレスレジスタＨ６
と１６ビツトのアドレスレジスタＬ７に分離したが、こ
の分離するビット数は８ビツトと１２ビツトなど任意で
よい。
ドレス空間を１６ビツトのデータバスを有するＣＰＵで
アクセスするために、４ビツトのアドレスレジスタＨ６
と１６ビツトのアドレスレジスタＬ７に分離したが、こ
の分離するビット数は８ビツトと１２ビツトなど任意で
よい。
また、もっと大きなアドレス空間、たとえばアドレス４
０ビット分のアドレス空間を必要とする場合はそれぞれ
８ビツト、１６ビツト、１６ビツトのアドレスレジスタ
三つあればよく、アドレスレジスタを一つ増加すること
より容易に実現できる。
０ビット分のアドレス空間を必要とする場合はそれぞれ
８ビツト、１６ビツト、１６ビツトのアドレスレジスタ
三つあればよく、アドレスレジスタを一つ増加すること
より容易に実現できる。
さらに、アドレスレジスタに書き込むためのアドレスは
ポートアドレスとしたがメモリアドレスとしてもよい。
ポートアドレスとしたがメモリアドレスとしてもよい。
以上のようにこの発明によれば、アクセスされるべきデ
バイスのアドレスをデータバスよりデータとしてアドレ
スレジスタに書き込み、そのアドレスレジスタに書き込
んだデータそのものがアドレスとなるように構成したの
で、ＣＰＵからアドレスレジスタをアクセスするための
ポートアドレスあるいはメモリアドレスと実際にメモリ
などのデバイスとデータの授受を行なうためのポートア
ドレスあるいはメモリアドレスの２種類のアドレスをア
クセスするのみで、ＣＰＵ本来の有するアドレス空間よ
り実質的には大きな容量のメモリなどのデバイスのアク
セスが可能となると同時に本来ＣＰＵが有するメモリア
ドレス空間あるいはＩ１０アドレス空間とは別の全く異
種のアドレス空間を任意の数追加することができる効果
がある。
バイスのアドレスをデータバスよりデータとしてアドレ
スレジスタに書き込み、そのアドレスレジスタに書き込
んだデータそのものがアドレスとなるように構成したの
で、ＣＰＵからアドレスレジスタをアクセスするための
ポートアドレスあるいはメモリアドレスと実際にメモリ
などのデバイスとデータの授受を行なうためのポートア
ドレスあるいはメモリアドレスの２種類のアドレスをア
クセスするのみで、ＣＰＵ本来の有するアドレス空間よ
り実質的には大きな容量のメモリなどのデバイスのアク
セスが可能となると同時に本来ＣＰＵが有するメモリア
ドレス空間あるいはＩ１０アドレス空間とは別の全く異
種のアドレス空間を任意の数追加することができる効果
がある。
第１図はこの発明の一実施例によるアドレッシング回路
のシステムブロック図、第２図は従来のアドレッシング
回路のシステムブロック図である。 １はＣＰＵ、２はメモリ、３はアドレスバス、４はデー
タバス、５はコントロールバス、６はアドレスレジスタ
Ｈ，７はアドレスレジスタＬ、 ８はアドレスデコーダ
。 なお、図中、同一符号は同−又は相当部分を示す。 箔１ 図 ３ニアドレスバス ４：データバス ５：コントロ
ールバス第２図
のシステムブロック図、第２図は従来のアドレッシング
回路のシステムブロック図である。 １はＣＰＵ、２はメモリ、３はアドレスバス、４はデー
タバス、５はコントロールバス、６はアドレスレジスタ
Ｈ，７はアドレスレジスタＬ、 ８はアドレスデコーダ
。 なお、図中、同一符号は同−又は相当部分を示す。 箔１ 図 ３ニアドレスバス ４：データバス ５：コントロ
ールバス第２図
Claims (1)
- アドレスバスとデータバスとコントロールバスとを有す
る中央処理装置と、上記データバス上のデータを格納し
、その格納したデータをアクセスされるべきデバイスの
新たなアドレスバスとするための複数のアドレスレジス
タと、上記中央処理装置から出力される上記コントロー
ルバスの信号とアドレスバスの信号とにより上記アドレ
スレジスタに書き込むためのアドレスを設定するアドレ
スデコーダとを備えたアドレッシング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14800387A JPS63313251A (ja) | 1987-06-16 | 1987-06-16 | アドレッシング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14800387A JPS63313251A (ja) | 1987-06-16 | 1987-06-16 | アドレッシング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63313251A true JPS63313251A (ja) | 1988-12-21 |
Family
ID=15442936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14800387A Pending JPS63313251A (ja) | 1987-06-16 | 1987-06-16 | アドレッシング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63313251A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1124177A2 (en) | 2000-02-09 | 2001-08-16 | Fujitsu Limited | Data input/output system |
-
1987
- 1987-06-16 JP JP14800387A patent/JPS63313251A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1124177A2 (en) | 2000-02-09 | 2001-08-16 | Fujitsu Limited | Data input/output system |
| JP2001222464A (ja) * | 2000-02-09 | 2001-08-17 | Fujitsu Ltd | データ入出力システム |
| EP1124177A3 (en) * | 2000-02-09 | 2004-02-25 | Fujitsu Limited | Data input/output system |
| US6901470B1 (en) | 2000-02-09 | 2005-05-31 | Fujitsu Limited | Data input/output system |
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