JPH01155460A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は外部とのデータ転送を行う装置に関し、特にメ
モリを内蔵したデータ処理装置に関する。

〔従来の技術〕

ディジタル処理の進歩にともない、マイクロプロセッサ
などのデータ処理装置の性能、機能も向上し、要求され
るデータ処理の処理形態にも変化が生じる。

従来、データ処理装置は、データ量が増大するニ従イ、
外部メモリ領域へのアクセスが可能すように構成されて
いる。つまり、データ処理装置の内蔵メモリと同様、メ
モリアドレスは、外部端子として出力され、外部のメモ
リアドレスを示すことになる。しかし、このデータ処理
装置の内蔵メモリの内容を外部の他のプロセッサが読も
うとする場合、直接的なデータ読み込みはできずこのデ
ータ処理装置自体からのデータ掃き出しを必要とする。

つまり、外部にバスアービター等の装置が必要となる。

第５図は、従来のデータ処理装置におけるメモリのアド
レッシングの構成を示したものである。

第１図において、メモリ１をアドレッシングするには、
アドレスレジスタ２にメモリアドレスを設定し、メモリ
１の内容を内部バス３に読み出すかまたは、内部バスの
値をメモリ１に書込むかの操作が行われる。また、この
プロセッサが外部へめデータアクセスを行う場合、アド
レスレジスタ２の内容は、アドレス端子４から出力され
、外部の記憶媒体のアドレスを示し、データ端子５より
データを読み取り、内部バスにデータをのせるか、もし
くは内部バス上のデータをデータ端子５を介して、外部
記憶媒体への書き込みが行われる。このとき、内蔵して
いるメモリｌの内容を、外部の記憶媒体へ転送しようと
するとぎ、前述したメモリ１の内部バスへの掃き出しと
、外部記憶媒体への書き込み処理という２つの処理を同
時に行う必要があるが、アドレスレジスタ２だけでは、
同時動作を行うことはできず、メモリ１の内容を別のレ
ジスタ６に格納しておきこのレジスタ６の内容を新たに
アドレスレジスタ２が示す外部記憶媒体に出力するとい
う二重の操作が必要となる。

〔発明が解決しようとする問題点〕

上述した従来のデータ処理装置のメモリアドレッシング
方法は、外部とのメモリ内容の転送時に内部メモリアド
レスで示されたデータを一度レジスタに退避し、外部の
メモリアドレスを再設定し格納したレジスタ内容を外部
へ転送するという操作が必要となる。外部から内部への
データ転送でも同様であり、これは、転送の効率を著し
く低下させるという欠点がある。

〔発明の従来技術に対する相違点〕

上述した従来のデータ処理装置では外部から内蔵したメ
モリをアクセスする際、データ処理装置内部でのアドレ
ッシングを必要とするため、余分な操作が必要となるの
に対し、本発明では、外部から内蔵メモリのアドレッシ
ングが直接可能でかつ、データの入出力も内部バスを介
さず直接外部と内蔵メモリ間で行うことができるという
相違点を有している。

〔問題点を解決するための手段〕

本発明のデータ処理装置は、メモリと、メモリのアドレ
スを格納するアドレスレジスタと、前記メモリのアドレ
スを外部より入力可能とし、前記アドレスレジスタの内
容と外部より入力される値のどちらか一方を選択し、メ
モリのアドレスとして出力するアドレス切換え回路と、
メモリの内容と、外部より入力されるデータの入出力方
向を制御するデータ切換え回路とを有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の構成を示すプロ、り図である。アド
レスレジスタ８は、メモリ７のアドレスを示すデータを
格納するレジスタであり、アドレス切換回路９は、メモ
リ７のアドレスとしてアドレスレジスタ８の内容か、ア
ドレス端子１１から入力された値のどちらか一方を選択
する切換回路であり、データ切換回路１０は、メモリ７
、データ端子１２および内部バス１３とのデータの転送
関係の切換えを行う回路である。

また第２図は、アドレスレジスタ８およびアドレス切換
回路９の内部構成を示したものである。

第３図は、データ切換回路１０の内部構成を示したもの
である。

第１図、第２図および第３図を用いて、本発明の詳細な
説明する。

ａ）通常動作として、内部バスとメモリとの転送第１図
で示されているアドレスレジスタ８のビット構成は、第
２図の素子１０５と素子１０６で構成される。内部バス
上のデータは信号りがアクティブになると素子１０３を
経由して素子１０５に伝わり、素子１０６とともに、デ
ータを保持する。今切換え信号すがＯＦＦ“０”である
とすると、素子１０７は、ＯＮ状態となり、素子１０５
で保持されているアドレスデータを導通することになり
素子１１０を通してメモリアドレスとなる。このとき、
このプロセッサが読出し要求であれば第３図の信号ｄが
アクティブとなり、素子１１１を通して内部バスへメモ
リのデータが転送される。また書き込み状態であれば、
信号Ｃがアクティブとなり内部バスのデータが素子１１
２を経由して、メモリへ書きこまれることになる。

ｂ）　内部バスと外部メモリとの転送 前述したａ）の動作で、信号ｂ）がＯＦＦ“０”である
ので素子１０８はＯＮ状態となりメモリアドレスとして
アドレスレジスタ（素子１０５と素子１０６）の内容が
アドレス端子１１′を経由して出力されることになる。

このとき第３図の信号ｄがインアクティブで信号ｅがア
クティブであればデータ端子１２′により入力されるデ
ータが素子１１４を経由して内部バスヘロードされるこ
とになる。また信号ｅが、インアクティブで信号ｆがア
クティブであれば、内部バスのデータが素子１１３を経
由して、データ端子１２′により外部へ出力されること
になる。つまり、このことはプロセッサからアドレッシ
ングされるメモリに対して読出し、書き込みを行うこと
に相当する。

Ｃ）　内部メモリと外部メモリ間の転送前述の動作ａ）
と動作ｂ）を組み合わせると、アドレスレジスタ８でア
ドレッシングサレるメモリ７とアドレス端子１１より、
アドレッシングされる外部メモリとの同一アドレスを用
いたメモリ間の転送ができることは明らかである。つま
り、第２図の信号すがインアクティブであれば、アドレ
スレジスタの内容は、素子１０７．素子１１０を経由し
て、内部メモリアドレスとしてまた、素子１０８、アド
レス端子１１′を経由して外部メモリアドレスとして使
用することができ、第３図の信号ｅと信号Ｃが共にＯＮ
であれば外部メモリから内部メモリの転送が行われ、信
号ｄと信号ｆが共にＯＮであれば内部メモリから外部メ
モリへの転送が行われる。このことは同一空間が割ける
ことができる内部メモリと外部メモリでのデータ転送の
効率化をはかることができる。

ｄ）外部プロセッサと内部メモリとのデータ転送前述し
てきた動作とは異なり、外部プロセッサ（外部のアドレ
ッシング可能な装置）がこのプロセッサのメモリを独自
のアドレッシングによりアクセスする場合である。

第２図において、信号すがアクティブであると、素子１
０９がＯＮ状態となり、アドレス端子１１′から入力さ
れた外部プロセッサのアドレス内容が素子１１０を経由
して、内部のメモリアドレスとなる。このとき第３図の
信号ｅと信号Ｃがアクティブであれば外部からのデータ
を内部メモリに書き込むことができ、また信号ｄと信号
ｆがアクティブであれば内部メモリの内容を外部プロセ
ッサが読みとることもできる。このことは、内部のプロ
セッサの介在なしに外部プロセッサのアドレッシングの
みで内部のメモリのアクセスが可能であることを示す。

ここで第３図に示しである制御信号す、ｃ。

ｄ、ｅ、ｆを発生させる制御回路とはデータ処理装置内
部での命令をデコードし、転送フォーマットを設定する
ものである。

〔発明の効果〕

以上説明したように本発明は内部と外部とのアドレス切
換え回路及びデータ切換え回路を付加することによりプ
ロセッサ内部のメモリを外部よりの制御により、メモリ
間の転送やデータのアクセスの・点でプロセッサ自体の
介在なしに行える利点があり、データ転送のスピードア
ップやアドレッシングのためのプログラム制御等の軽減
に多大な効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示し、第２図は、第
１図のアドレスレジスタおよびアドレス切換え回路の内
部構成を示し、第３図は第１図のデータ切換え回路の構
成を示し、第４図は従来のデータ処理装置のブロック構
成を示している。 １．７・・・・・・メモリ、２，８・・川・アドレスレ
ジスタ、６・・・・・・レジスタ、３．１３・・・・・
・内部バス、４゜１１・・・・・・アドレス端子、５．
１２・・・・・・データ端子、９・・・・・・アドレス
切換え回路、１０・・・・・・データ切換え回路、１４
・・・・・・制御信号発生回路、１１０〜１１４・・・
・・・内部素子、ａ　”−ｆ・・・・・・制御信号。 代理人　弁理士　　内　原　　　音 ｆｉｆ６図 石２０ 第３Ｉ￥］

Claims (1)

【特許請求の範囲】
1. メモリを内蔵したデータ処理装置において、前記メモリ
   のアドレスを格納するアドレスレジスタと、前記アドレ
   スレジスタのデータと、外部より入力されたデータのど
   ちらか一方を選択し、前記メモリのアドレスとし、かつ
   、前記アドレスレジスタの内容を外部へ出力できるよう
   に制御するアドレス切換え回路と、前記メモリと、外部
   データ入出力端子とのデータ転送のデータ入出力方向を
   制御する切換え回路とを具備し、前記アドレス切換回路
   と前記データ切換え回路を制御する切換え制御信号を発
   生する制御回路を有し、前記メモリと該データ処理装置
   外部とのデータ転送を外部のアドレッシングにより、任
   意に行えることを特徴とするデータ処理装置。