JPS61198276A - メモリｌｓｉ - Google Patents
メモリｌｓｉInfo
- Publication number
- JPS61198276A JPS61198276A JP60039257A JP3925785A JPS61198276A JP S61198276 A JPS61198276 A JP S61198276A JP 60039257 A JP60039257 A JP 60039257A JP 3925785 A JP3925785 A JP 3925785A JP S61198276 A JPS61198276 A JP S61198276A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- memory
- register
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は１表示装置もしくは印刷装置において参照され
る漢字・母ターンを記憶して成るメモリＬＳＩに関する
。
る漢字・母ターンを記憶して成るメモリＬＳＩに関する
。
表示装置あるいは印刷装置により使用される漢字パター
ンメモリは、１メガビット容Ｉｔ持つＲＯＭ等のデータ
保存用チップと、その周辺回路として必要なドライバや
レジスタ類で構成され供給されている。漢字パターンメ
モリを持つ比較的小形の情報処理システムでは、そのＣ
ＰＵが持つアクセス可能なメモリ空間のうち漢字）４タ
ーンメモリがかなりの空間を占め、その結果、その他の
メモリ空間が足りなくなることがあっ友・ 上記の場合、漢字パターンメモリのアドレスをデータと
してデータバスに載せ、これ全処理してアドレスとして
入力してやるというような間接的アクセスを強いられて
いた。このため、レジスタ等を外部回路として追加しな
ければならず、設計に余分な手間がかかる。又、回路が
複雑になるなどの欠点があっ友。
ンメモリは、１メガビット容Ｉｔ持つＲＯＭ等のデータ
保存用チップと、その周辺回路として必要なドライバや
レジスタ類で構成され供給されている。漢字パターンメ
モリを持つ比較的小形の情報処理システムでは、そのＣ
ＰＵが持つアクセス可能なメモリ空間のうち漢字）４タ
ーンメモリがかなりの空間を占め、その結果、その他の
メモリ空間が足りなくなることがあっ友・ 上記の場合、漢字パターンメモリのアドレスをデータと
してデータバスに載せ、これ全処理してアドレスとして
入力してやるというような間接的アクセスを強いられて
いた。このため、レジスタ等を外部回路として追加しな
ければならず、設計に余分な手間がかかる。又、回路が
複雑になるなどの欠点があっ友。
本発明は上記欠点に慮みてなされ友ものであり、漢字・
！ターンを記憶するメモリチップを含め、上述し次レジ
スタ類をｌチップに収納丁２ことにより、システムの小
形化に対応出来るメモ９ Ｌ８ Ｉ’ｉ提供することを
目的とする。
！ターンを記憶するメモリチップを含め、上述し次レジ
スタ類をｌチップに収納丁２ことにより、システムの小
形化に対応出来るメモ９ Ｌ８ Ｉ’ｉ提供することを
目的とする。
本発明は、漢字ノ々ターンメモリとして従来より存在す
るデータ保存用のメモリセルに、更に間接アクセスのた
めのレジスタ類も含め１テツグ収納し友ものである。こ
のことにより、ハードフェア設計上の手間が省け、シス
テムの小形化に対応出来る。又本発明によれば間接的な
アクセス方法直接的なアクセス方法のいずれの方法でも
アクセス可であり、システム構成の幅が広がる。
るデータ保存用のメモリセルに、更に間接アクセスのた
めのレジスタ類も含め１テツグ収納し友ものである。こ
のことにより、ハードフェア設計上の手間が省け、シス
テムの小形化に対応出来る。又本発明によれば間接的な
アクセス方法直接的なアクセス方法のいずれの方法でも
アクセス可であり、システム構成の幅が広がる。
以下、図面を使用して本発明に関し詳細に説明する。
第１図は本発明の実施例を示すブロック図である・図中
１点＠線で凹まれた部分がワンテラｆＬｓＩに収められ
ている、図において１は従来のＲＯＭと同じｍ能を持つ
データ保存用のメモリ部である。メモリ部１はメモリセ
ル、アドレスデコーダ、データバッファから成る。（い
ずれも図示せず）２〜４はデータとしてデータノぐスフ
上にあるアドレス信号をラッチし、それをメモリ部１に
送出するレジスタである。このレジスタ２〜４は、デー
タバス７がアドレスバス９よりその幅が小さいため、ア
ドレスの上位ピッ） （２１、中位ピッ） （３） 、
下位ピット（４）用の３つに分かれている。５はアドレ
ス信号のメモリ部１に対する送出全制御するドライバで
ある。
１点＠線で凹まれた部分がワンテラｆＬｓＩに収められ
ている、図において１は従来のＲＯＭと同じｍ能を持つ
データ保存用のメモリ部である。メモリ部１はメモリセ
ル、アドレスデコーダ、データバッファから成る。（い
ずれも図示せず）２〜４はデータとしてデータノぐスフ
上にあるアドレス信号をラッチし、それをメモリ部１に
送出するレジスタである。このレジスタ２〜４は、デー
タバス７がアドレスバス９よりその幅が小さいため、ア
ドレスの上位ピッ） （２１、中位ピッ） （３） 、
下位ピット（４）用の３つに分かれている。５はアドレ
ス信号のメモリ部１に対する送出全制御するドライバで
ある。
６はあるアドレス信号と上記ドライノ４５のイネーブル
信号からレジスタ２〜４に出すべきイネーブル信号を生
成する制御回路である。
信号からレジスタ２〜４に出すべきイネーブル信号を生
成する制御回路である。
尚、７はデータバス、８は外部とドライバ５及び制御回
路６を接続するアドレスバス、９はレジスタ２，３．４
そしてドライノ４５とメモリ部１の間のアドレスバス、
１０はレジスタ２へのイネーブル信号が伝播する信号、
１ノはレジスタ３へのイネーブル信号が伝播する信号ラ
イン、１２はレジスタ４へのイネーブル信号（ＬＡＤＤ
）が伝播する信号ライン、１３はドライイパ５及び制御
回路６に対し供給されるイネーブル信号（ＡＤＤ］１３
Ｎ）が伝播する信号ラインである。又、１４はメモリテ
ッグに対するチップイネーブル信号（ＣＥ）が伝播する
信号ラインでありメモリ部１に接続されている。１５は
レジスタ２への１６はレジスタ３への、１７はレジスタ
４へのデータホールド信号（それぞれＨＨＬＤ、ＭＨＬ
Ｄ、ＬＨＬＤ ）が伝播する信号ラインである。
路６を接続するアドレスバス、９はレジスタ２，３．４
そしてドライノ４５とメモリ部１の間のアドレスバス、
１０はレジスタ２へのイネーブル信号が伝播する信号、
１ノはレジスタ３へのイネーブル信号が伝播する信号ラ
イン、１２はレジスタ４へのイネーブル信号（ＬＡＤＤ
）が伝播する信号ライン、１３はドライイパ５及び制御
回路６に対し供給されるイネーブル信号（ＡＤＤ］１３
Ｎ）が伝播する信号ラインである。又、１４はメモリテ
ッグに対するチップイネーブル信号（ＣＥ）が伝播する
信号ラインでありメモリ部１に接続されている。１５は
レジスタ２への１６はレジスタ３への、１７はレジスタ
４へのデータホールド信号（それぞれＨＨＬＤ、ＭＨＬ
Ｄ、ＬＨＬＤ ）が伝播する信号ラインである。
以下、本発明実施例の動作につき第２図、第３図に示し
几タイミング図を参照しながら詳細に説明する。
几タイミング図を参照しながら詳細に説明する。
メモリ部１を直接アクセスする場合、ドライバ５ｔ−イ
ネーブルに、レジスタ２〜４をディセーブルに設定し、
アドレスとチップイネーブル信号をメモリ部１に入力し
てやればデータの読み出しができる。これを第２図に示
したタイミング図を用い説明する。まず、ドライバ５の
イネ−パル信号がアクティブになる（Ｏ） とアドレス
バス８上のアドレス信号はアドレスバス９に出力（Ｏ）
され、一方、制御回路６ではドライバ５のイネーブル
信号からレジスタ２〜４をディセーブルにするようにＨ
ＡＤＤ、ＭＡＤＤ。
ネーブルに、レジスタ２〜４をディセーブルに設定し、
アドレスとチップイネーブル信号をメモリ部１に入力し
てやればデータの読み出しができる。これを第２図に示
したタイミング図を用い説明する。まず、ドライバ５の
イネ−パル信号がアクティブになる（Ｏ） とアドレス
バス８上のアドレス信号はアドレスバス９に出力（Ｏ）
され、一方、制御回路６ではドライバ５のイネーブル
信号からレジスタ２〜４をディセーブルにするようにＨ
ＡＤＤ、ＭＡＤＤ。
ＬＡＤＤ 信号をインアクティブにする。（Ｏ）次に
、チップイネーブル信号（Ｏ）がアクティブとなる（０
） メモリ一部ノからデータが出力（Ｏ）され、ＣＰＵ
（図示せず）はこのデータを読み込む。
、チップイネーブル信号（Ｏ）がアクティブとなる（０
） メモリ一部ノからデータが出力（Ｏ）され、ＣＰＵ
（図示せず）はこのデータを読み込む。
メモリを間接的にアクセスする場合につき第３、図のタ
イミング図を用いて説明する。まず、ＡＤＤＥＮ信号（
ライン１３）をインアクティブにし、ドライノ４５をデ
ィセーブル、レジスタ２〜４をイネーブルにする。（０
）次に、 ＣＰＵがまず上位アドレスデータを出力する
（Ｏ）レジスタ２〜４はそれぞれに入出カポ−ドアドレ
スが割りつけられており、上位アドレスデータはレジス
タ２へ、中位アドレスデータはレジスタ２３へ、下位ア
ドレスデー夕はレジスタ４へ出力される。出力されたデ
ータはレジスタ２でホールドされる。（０〜０・）第３
図の蒼で示したタイミングのうち、実線はイネーブル信
号、点線はホールド信号１示す・以下、アドレスの中位
、下位と出力され（０〜Ｏ）、最終的に全アドレスデー
タがアドレスノ々ス９上に載った時点（Ｏ）でチップイ
ネーブル信号がメモリ一部に送出（０） され、データ
が読み出される。（Ｏ） 間接的アクセスはアクト命令
でアドレスデータ全上位、中位、下位と出力し、続いて
リード命令を送出するという手順にておこなわれる。
イミング図を用いて説明する。まず、ＡＤＤＥＮ信号（
ライン１３）をインアクティブにし、ドライノ４５をデ
ィセーブル、レジスタ２〜４をイネーブルにする。（０
）次に、 ＣＰＵがまず上位アドレスデータを出力する
（Ｏ）レジスタ２〜４はそれぞれに入出カポ−ドアドレ
スが割りつけられており、上位アドレスデータはレジス
タ２へ、中位アドレスデータはレジスタ２３へ、下位ア
ドレスデー夕はレジスタ４へ出力される。出力されたデ
ータはレジスタ２でホールドされる。（０〜０・）第３
図の蒼で示したタイミングのうち、実線はイネーブル信
号、点線はホールド信号１示す・以下、アドレスの中位
、下位と出力され（０〜Ｏ）、最終的に全アドレスデー
タがアドレスノ々ス９上に載った時点（Ｏ）でチップイ
ネーブル信号がメモリ一部に送出（０） され、データ
が読み出される。（Ｏ） 間接的アクセスはアクト命令
でアドレスデータ全上位、中位、下位と出力し、続いて
リード命令を送出するという手順にておこなわれる。
以上説明の如く本発明によれば、ハードウェア設計上の
余分な手間が省け、父、ワンチップに間接アクセス用の
外部回路を収めるためシステムの小形化に対応できる。
余分な手間が省け、父、ワンチップに間接アクセス用の
外部回路を収めるためシステムの小形化に対応できる。
更に、間接的なアクセス方法、直接的なアクセス方法の
どちらでもアクセス可能である几め、システム構成の幅
が広がる、
どちらでもアクセス可能である几め、システム構成の幅
が広がる、
第１図は本発明の実施例を示すブロック図、第２図、第
３図は本発明実施例の動作を示すタイミング図である。 １°′。メモリ部、２，３．４・・・レジスタ、５・・
・ドライバ、６・・・制御回路、２・・・データバス、
８゜９・・・アドレスノぐス。
３図は本発明実施例の動作を示すタイミング図である。 １°′。メモリ部、２，３．４・・・レジスタ、５・・
・ドライバ、６・・・制御回路、２・・・データバス、
８゜９・・・アドレスノぐス。
Claims (1)
- 漢字パターンデータが収納されたメモリセル及びそれを
読出すための周辺ロジックで構成されるデータ記憶部と
、データバス上を伝播するデータをアドレスバスに載せ
、その内容を上記データ記憶部に送出するレジスタと、
アドレスバス上を伝播するアドレスデータを上記データ
記憶部に送出することを制御するドライバと、上記アド
レスバスを伝播するあるアドレス信号と上記ドライバの
イネーブル信号とから上記レジスタに供給すべきイネー
ブル信号を生成する制御回路とが１チップに集積されて
成ることを特徴とするメモリＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039257A JPS61198276A (ja) | 1985-02-28 | 1985-02-28 | メモリｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039257A JPS61198276A (ja) | 1985-02-28 | 1985-02-28 | メモリｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61198276A true JPS61198276A (ja) | 1986-09-02 |
Family
ID=12548086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039257A Pending JPS61198276A (ja) | 1985-02-28 | 1985-02-28 | メモリｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198276A (ja) |
-
1985
- 1985-02-28 JP JP60039257A patent/JPS61198276A/ja active Pending
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