JP3048762B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3048762B2 JP3048762B2 JP4236693A JP23669392A JP3048762B2 JP 3048762 B2 JP3048762 B2 JP 3048762B2 JP 4236693 A JP4236693 A JP 4236693A JP 23669392 A JP23669392 A JP 23669392A JP 3048762 B2 JP3048762 B2 JP 3048762B2
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- signal
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ポートの入出力信号を正転、反転、或は固
定するような半導体集積回路装置に関する。
関し、特に、ポートの入出力信号を正転、反転、或は固
定するような半導体集積回路装置に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置に於いては、
図７に示されるように、出力信号は内部記憶装置に記憶
されたデータを一旦内部バス１へ出力され、次に内部バ
ス１にあるデータを出力したいポートにある出力ラッチ
回路２へ出力信号として書き込み、出力信号はＩ／Ｏコ
ントロール回路６からのコントロール信号により出力バ
ッファ３が“オン”するとポート１１へ出力される。
図７に示されるように、出力信号は内部記憶装置に記憶
されたデータを一旦内部バス１へ出力され、次に内部バ
ス１にあるデータを出力したいポートにある出力ラッチ
回路２へ出力信号として書き込み、出力信号はＩ／Ｏコ
ントロール回路６からのコントロール信号により出力バ
ッファ３が“オン”するとポート１１へ出力される。
【０００３】また、従来の半導体集積回路装置に於いて
は、図７に示されるように、ポート１１から入力された
入力信号は一旦入力ラッチ回路４に書き込まれ、Ｉ／Ｏ
コントロール回路６からのコントロール信号により入力
バッファ５が“オン”すると内部バス１へ出力され、内
部バス１から更に内部記憶装置に記憶される。
は、図７に示されるように、ポート１１から入力された
入力信号は一旦入力ラッチ回路４に書き込まれ、Ｉ／Ｏ
コントロール回路６からのコントロール信号により入力
バッファ５が“オン”すると内部バス１へ出力され、内
部バス１から更に内部記憶装置に記憶される。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置に於いては、データを出力する場合にはデ
ータがどのような値であっても、一度内部記憶装置より
データを内部バスを介して出力ラッチ回路迄持ってくる
必要がある。そのためにデータが例え正転、反転の関係
であってもそのたびに内部記憶装置に記憶されている正
転、反転のデータを必要とするので、必要な正転、反転
の対の数だけ内部記憶装置のデータ容量を占有してしま
う。
集積回路装置に於いては、データを出力する場合にはデ
ータがどのような値であっても、一度内部記憶装置より
データを内部バスを介して出力ラッチ回路迄持ってくる
必要がある。そのためにデータが例え正転、反転の関係
であってもそのたびに内部記憶装置に記憶されている正
転、反転のデータを必要とするので、必要な正転、反転
の対の数だけ内部記憶装置のデータ容量を占有してしま
う。
【０００５】また、内部記憶装置から出力バッファまで
データを移すための命令が必要であり、その為のプログ
ラムステップ数やそれらを処理する時間が必要となる。
データを移すための命令が必要であり、その為のプログ
ラムステップ数やそれらを処理する時間が必要となる。
【０００６】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした半導体集積回
路装置を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした半導体集積回
路装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係る半導体集積回路装置は、内部バスから
の出力信号をラッチする出力ラッチ回路と、この出力ラ
ッチ回路からの信号をポートに出力する出力バッファ
と、ポートからの入力信号をラッチする入力ラッチ回路
と、この入力ラッチ回路からの信号を内部バスへ出力す
る入力バッファと、前記出力バッファ及び前記入力バッ
ファのオン・オフを制御するＩ／Ｏコントロール信号を
出力するＩ／Ｏコントロール回路と、前記出力ラッチ回
路及び前記入力ラッチ回路に入力するデータ制御信号と
を備え、前記出力ラッチ回路及び入力ラッチ回路は、前
記データ制御信号の入力により、ラッチの入力に対して
ラッチ出力を正転、反転させる制御もしくはラッチ入力
のレベルに拘らずに「Ｈレベル」または「Ｌレベル」に
固定する論理回路を備えて構成される。
に、本発明に係る半導体集積回路装置は、内部バスから
の出力信号をラッチする出力ラッチ回路と、この出力ラ
ッチ回路からの信号をポートに出力する出力バッファ
と、ポートからの入力信号をラッチする入力ラッチ回路
と、この入力ラッチ回路からの信号を内部バスへ出力す
る入力バッファと、前記出力バッファ及び前記入力バッ
ファのオン・オフを制御するＩ／Ｏコントロール信号を
出力するＩ／Ｏコントロール回路と、前記出力ラッチ回
路及び前記入力ラッチ回路に入力するデータ制御信号と
を備え、前記出力ラッチ回路及び入力ラッチ回路は、前
記データ制御信号の入力により、ラッチの入力に対して
ラッチ出力を正転、反転させる制御もしくはラッチ入力
のレベルに拘らずに「Ｈレベル」または「Ｌレベル」に
固定する論理回路を備えて構成される。
【０００８】
【実施例】次に、本発明をその好ましい各実施例につい
て図面を参照して具体的に説明する。
て図面を参照して具体的に説明する。
【０００９】図１は本発明による第１の実施例を示すブ
ロック構成図であり、図２は本実施例に含まれる正転、
反転制御を持ったラッチ回路の回路図、図３は本実施例
における各信号のタイミング図である。
ロック構成図であり、図２は本実施例に含まれる正転、
反転制御を持ったラッチ回路の回路図、図３は本実施例
における各信号のタイミング図である。
【００１０】図１〜図３を参照して初めに出力時につい
て説明する。図１に於いて、内部バス１からの出力信号
が出力ラッチ回路２へクロック９によりラッチされ、デ
ータ制御信号１３が正転モード「Ｈレベル」の時にはラ
ッチされたデータの正転レベルが出力バッファ３へ入力
され、出力バッファ３からはＩ／Ｏコントロール信号７
により正転データがポート１１へ出力される。データ制
御信号１３が反転モード「Ｌレベル」の時にはラッチさ
れたデータの反転レベルが出力バッファ３へ入力され、
出力バッファ３からはＩ／Ｏコントロール信号７により
反転データがポート１１へ出力される。
て説明する。図１に於いて、内部バス１からの出力信号
が出力ラッチ回路２へクロック９によりラッチされ、デ
ータ制御信号１３が正転モード「Ｈレベル」の時にはラ
ッチされたデータの正転レベルが出力バッファ３へ入力
され、出力バッファ３からはＩ／Ｏコントロール信号７
により正転データがポート１１へ出力される。データ制
御信号１３が反転モード「Ｌレベル」の時にはラッチさ
れたデータの反転レベルが出力バッファ３へ入力され、
出力バッファ３からはＩ／Ｏコントロール信号７により
反転データがポート１１へ出力される。
【００１１】図２は図１の出力ラッチ回路２、または入
力ラッチ回路４に於けるデータの正転、反転制御部を内
蔵したラッチ回路の回路構成例を示す図であり、データ
制御信号１３が正転モード「Ｈレベル」の場合にはラッ
チしているデータをそのまま次段へ出力し、データ制御
信号１３が反転モード「Ｌレベル」の場合にはラッチし
ているデータに対してインバータを通した後の反転デー
タを次段へ出力する。
力ラッチ回路４に於けるデータの正転、反転制御部を内
蔵したラッチ回路の回路構成例を示す図であり、データ
制御信号１３が正転モード「Ｈレベル」の場合にはラッ
チしているデータをそのまま次段へ出力し、データ制御
信号１３が反転モード「Ｌレベル」の場合にはラッチし
ているデータに対してインバータを通した後の反転デー
タを次段へ出力する。
【００１２】次に入力時について説明する。図１に於い
て、ポート１１からの入力信号が入力ラッチ回路４へク
ロック１０によりラッチされ、データ制御信号１３が正
転モード「Ｈレベル」の時にはラッチされたデータの正
転レベルが入力バッファ５へ入力され、入力バッファ５
からはＩ／Ｏコントロール信号８により正転データが内
部バス１へ出力される。データ制御信号１３が反転モー
ド「Ｌレベル」の時にはラッチされたデータの反転レベ
ルが入力バッファ５へ入力され、入力バッファ５からは
Ｉ／Ｏコントロール信号８により反転データが内部バス
へ出力される。
て、ポート１１からの入力信号が入力ラッチ回路４へク
ロック１０によりラッチされ、データ制御信号１３が正
転モード「Ｈレベル」の時にはラッチされたデータの正
転レベルが入力バッファ５へ入力され、入力バッファ５
からはＩ／Ｏコントロール信号８により正転データが内
部バス１へ出力される。データ制御信号１３が反転モー
ド「Ｌレベル」の時にはラッチされたデータの反転レベ
ルが入力バッファ５へ入力され、入力バッファ５からは
Ｉ／Ｏコントロール信号８により反転データが内部バス
へ出力される。
【００１３】図４は本発明による第２の実施例を示すブ
ロック構成図であり、図５は図４による第２の実施例に
含まれる正転、反転制御及び出力データ、入力データ固
定制御を持ったラッチ回路図であり、図６は図４による
第２の実施例に於ける各信号のタイミング図である。
ロック構成図であり、図５は図４による第２の実施例に
含まれる正転、反転制御及び出力データ、入力データ固
定制御を持ったラッチ回路図であり、図６は図４による
第２の実施例に於ける各信号のタイミング図である。
【００１４】図４を参照するに、本発明による第２の実
施例では出力ラッチ回路２、入力ラッチ回路４にデータ
制御信号１４、１５が入力され、ラッチの入力に対して
ラッチ出力を正転、反転させる制御もしくはラッチ入力
のレベルに係わらずに「Ｈレベル」または「Ｌレベル」
に固定することがデータ制御信号１４、１５を組合せる
ことにより容易に実現することを表している。
施例では出力ラッチ回路２、入力ラッチ回路４にデータ
制御信号１４、１５が入力され、ラッチの入力に対して
ラッチ出力を正転、反転させる制御もしくはラッチ入力
のレベルに係わらずに「Ｈレベル」または「Ｌレベル」
に固定することがデータ制御信号１４、１５を組合せる
ことにより容易に実現することを表している。
【００１５】図６のタイミング図により、データ制御信
号１５が「Ｈレベル」の場合には出力バッファにはデー
タ制御信号１４により出力信号１６の正転もしくは反転
のレベルが出力される。データ制御信号１５が「Ｌレベ
ル」の場合、出力信号１６の値に係わらず、データ制御
信号１４が「Ｈレベル」の場合には「Ｌレベル」が、ま
たデータ制御信号１４が「Ｌレベル」の場合には「Ｈレ
ベル」が各々のバッファ出力となる。
号１５が「Ｈレベル」の場合には出力バッファにはデー
タ制御信号１４により出力信号１６の正転もしくは反転
のレベルが出力される。データ制御信号１５が「Ｌレベ
ル」の場合、出力信号１６の値に係わらず、データ制御
信号１４が「Ｈレベル」の場合には「Ｌレベル」が、ま
たデータ制御信号１４が「Ｌレベル」の場合には「Ｈレ
ベル」が各々のバッファ出力となる。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
データの正転、反転、またはレベルの固定機能を必要と
する入力ポート、出力ポート、または入出力ポート回路
に適用することにより、目的とする信号を入出力する時
に従来に比べて少ないデータ数、少ない命令数、短い時
間で行うことができるために、データ領域の削減、プロ
グラムステップ数の削減、ポートへの出力またはポート
からのデータ入力を高速化できるという効果が得られ
る。
データの正転、反転、またはレベルの固定機能を必要と
する入力ポート、出力ポート、または入出力ポート回路
に適用することにより、目的とする信号を入出力する時
に従来に比べて少ないデータ数、少ない命令数、短い時
間で行うことができるために、データ領域の削減、プロ
グラムステップ数の削減、ポートへの出力またはポート
からのデータ入力を高速化できるという効果が得られ
る。
【図１】本発明による第１の実施例を示すブロック構成
図である。
図である。
【図２】本発明による第１の実施例に於けるラッチ回路
図である。
図である。
【図３】本発明による第１の実施例のタイミング図であ
る。
る。
【図４】本発明による第２の実施例を示すブロック構成
図である。
図である。
【図５】本発明による第２の実施例に於けるラッチ回路
図である。
図である。
【図６】本発明による第２の実施例のタイミング図であ
る。
る。
【図７】従来例を示すブロック図である。
１…内部バス ２…出力ラッチ回路 ３…出力バッファ ４…入力ラッチ回路 ５…入力バッファ ６…Ｉ／Ｏコントロール回路 ７、８…Ｉ／Ｏコントロール信号 ９…出力ラッチ用クロック １０…入力ラッチ用クロック １１…ポート １２…内部記憶装置 １３、１４、１５…データ制御信号 １６…出力信号 １７…ポート入力
Claims (1)
- 【請求項１】 内部バスからの出力信号をラッチする出
力ラッチ回路と、該出力ラッチ回路からの信号をポート
に出力する出力バッファと、ポートからの入力信号をラ
ッチする入力ラッチ回路と、該入力ラッチ回路からの信
号を前記内部バスへ入力する入力バッファと、前記出力
バッファ及び前記入力バッファのオン・オフを制御する
為のコントロール信号を出力するＩ／Ｏコントロール回
路と、前記出力ラッチ回路及び前記入力ラッチ回路に入
力するデータ制御信号とを備え、前記出力ラッチ回路及
び入力ラッチ回路は、前記データ制御信号の入力によ
り、ラッチの入力に対してラッチ出力を正転、反転させ
る制御もしくはラッチ入力のレベルに拘らずに「Ｈレベ
ル」または「Ｌレベル」に固定する論理回路を有するこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236693A JP3048762B2 (ja) | 1992-09-04 | 1992-09-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236693A JP3048762B2 (ja) | 1992-09-04 | 1992-09-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0683504A JPH0683504A (ja) | 1994-03-25 |
| JP3048762B2 true JP3048762B2 (ja) | 2000-06-05 |
Family
ID=17004376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4236693A Expired - Fee Related JP3048762B2 (ja) | 1992-09-04 | 1992-09-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3048762B2 (ja) |
-
1992
- 1992-09-04 JP JP4236693A patent/JP3048762B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0683504A (ja) | 1994-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |