JPS61271683A - 先入れ先出し記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一時にデータを蓄えるための記憶装置に関し
、特に、書き込まれた順に読み出しが行なわれる先入れ
先出しメモリ、いわゆるＦＩＦＯ（Ｆ　１ｒｓｔ　−Ｉ
　ｎ　　Ｆ　１ｒｓｔ　−０ｕｔ）メモリに関するもの
である。

従来の技術 ＦＩＦＯメモリとは、外部からの信号列が入力された時
点とその信号列が処理される時点とが異なるような場合
、この信号列の到来順序を崩さずに一時的に保存するた
めのメモリである。従来のＦＩＦＯメモリとしては次に
述べる２つの構成が用いられている。

第１の構成は、レジスタのスタックに沿ってデータが循
環するものである。このような構成では書き込みと読み
出しの動作の間の完全な非同期性を保つことが可能であ
る。しかしながら、この構成には蓄積容量を大きくする
と入力から出力へ到る伝達時間が大きくなること、構成
に要する素子数が多いこと等の理由から蓄える容量がか
なり限られるという欠点がある。

第２の構成は、ランダムアクセスメモリ（以下ＲＡＭと
略す）と制御回路によってＦＩＦＯメモリを実現するも
のである。この構成では、蓄積容量は本質的に増加させ
ることができるが、書き込み動作と読み出し動作との間
を完全に非同期にすることは困難であった。このような
困難を解決するためにＲＡＭの入力・出力に複数個のバ
ッファ・レジスタを縦続接続し、ＲＡＭに対するアクセ
スを調停する構成が提案されている（特開昭５９−１７
７１７９＠公報）。この構成を第４図とともに説明する
。第４図に示すように、ＲＡＭ１は入力データを書き込
みバッフトレジスタ２を介して入力［１４から入力芽る
。同様に出力データを読み出しバッファ・レジスタ３を
介して出力線５から出力する。ＲＡＭ１への書き込み及
び読み出しは、書き込みアドレス制御回路６及び読み出
しアドレス制御回路７によって生成される各アドレスを
アドレス・デコーダ１０によってデコードすることによ
って行なわれる。書き込みアドレス制御回路６は書き込
みアドレス・レジスタ８とこのレジスタ８の値をｍｔｍ
回路１１からの更新要求に応じて更新する手段より成る
。同様に読み出しアドレス制御回路７は読み出しアドレ
ス・レジスタ９とこのレジスタの値を制御回路１１から
の更新要求に応じて更新する手段よりなる。１３１９回
路１１は、書き込みアドレス・レジスタ８及び読み出し
アドレス・レジスタ９の内容を比較する比較回路１２か
らの信号、書き込み要求信号線１３からの書き込み要求
信号及び読み出し要求信号線１４からの読み出し要求信
号から、書き込みバッファ・レジスタ２及び読み出しバ
ッファ・レジスタ３への制御信号、書き込みアドレス制
御回路６及び読み出しアドレス１ｉＩＩｖＩＪ回路７へ
の更新信号及びＲＡＭ１の制御信号等を生成し、供給す
る。

第４図の構成において、信号線１３から書き込み要求が
発生した場合、制御回路１１は書き込みバッファ・レジ
スタ２が書き込み可能かどうか、すなわたち以前の書き
込み要求が処理されているかを判定し、書き込み可能で
あれば入力データを書き込みバッファ・レジスタ２へ格
納し、不可能であれば書き込み要求を無視する。書き込
みバッファ・レジスタ２へ格納された入力データは、制
御回路１１によってＲＡＭ１がアクセス可能な状態であ
ることを確認した上でＲＡＭ１へ書き込まれる。

一方、信号線１４から読み出し要求が発生した場合、制
御回路１１は読み出しバッファ・レジスタ３が読み出し
可能かどうか、すなわち以前の読み出し要求の処理後新
しいデータが読み出しバッファ・レジスタ３に格納され
たかどうかを判定し、出力すべきデータが読み出しバッ
ファ・レジスタ３上に存在する場合は即座に、存在しな
い場合はＲＡＭ１から読み出しバッファ・レジスタ３を
介して出力線５に出力する。その後、次に読み出される
べきデータを読み出しバッファ・レジスタ３にセットす
る。書き込み処理に伴なうＲＡＭ１へのアクセスと読み
出し処理に伴なうＲＡＭ１へのアクセスが同時に生じた
場合は、予め定められた手順によって調停し逐次的にア
クセスする。

このようにＦＩＦＯメモリの入出力端に各々バッファ・
レジスタ２．３を設けることによって、書き込み要求と
読み出し要求が同時に発生しても内部のＲＡＭＩへのア
クセスは制御回路°１１によって調停され、逐次的に行
なうことができ、外部からはあたかも非同期的に動作し
ているようなＦＩＦＯメモリを実現している。

発明が解決しようとする問題点 このような従来の構成は、ＲＡＭ本体の他に複数のバッ
ファ・レジスタが必要であり、ハードウェア量が増大す
るばかりでなく、これらのレジスタの制御も複雑になる
。また、バッファ・レジスタにデータを格納する時点と
このデータをＲＡＭへ書き込み或いはＲＡＭから読み出
す時点が異なることから、書き込み要求及び読み出し要
求が連続する可能性がある場合、想定される連続した要
求の数だけ書き込みバッファ・レジスタ或いは読み出し
バッファ・レジスタを設ける必要がある。

この場合、上述したようにより多くのハードウェアとよ
り複雑なレジスタの制御が必要になる。

本発明はこのような問題点を解決するもので、簡単な構
成で非同期性を高めたＦＩＦＯメモリを実現することを
目的としている。

問題点を解決するための手段 本発明は上記問題点を解決するため、ＲＡＭとして２ボ
一トＲＡＭを使用し、それぞれのボートを書き込み専用
ボート及び読み出し専用ボートとして割り当て、ＲＡＭ
への書き込みは即座に、ＲＡＭからの読み出しは外部か
らの要求とＲＡＭの状態（空状態、満状態もしくはいず
れでもない状Ｒ）とによって制御するようにしてＦＩＦ
Ｏの非同期動作を実現するものである。

作用 本発明は上記した構成により、従来具なる時点に処理し
ていたデータの入出力とＲＡＭへのアクセスを要求が発
生した時点に同時に処理することができる。また書き込
み要求と読み出し要求が同時に生じてもＲＡＭへのアク
セスはそれぞれのボートで独立に処理される。

実施例 以下本発明の一実施例を示す図面に基づいて説明する。

第１図は本発明のＦＩＦＯメモリの一実施例を示す構成
図である。第１図に示すように、ＲＡＭ２１は２ポ一ト
ＲＡＭであり、その一方の入力ボート２２は入力１ｉ１
２３に接続され、他方の出力ポート２４は出力線２５に
接続されている。ＲＡＭ２１内のメモリセル２６は、入
力ボート２２に対応したピット線２７及びワード線２８
と、出力ポート２４に対応したピット線２９及びワード
線３Ｇとに接続されている。

ピット線２つ上のデータは、データ更新回路３１によっ
て選択されたワード線３０に対応するメモリセル２Ｇの
内容に対応したデータに更新され、出力ポート２４を介
して出力線２５へ出力される。ＲＡＭ２１への書き込み
及び読み出しは、書き込みアドレス制御回路３２及び読
み出しアドレス制御回路３３によって生成される各アド
レスを、書き込みアドレス・デコーダ３４及び読み出し
アドレス・デコーダ３５によってデコードし、それぞれ
ワード線２８及び３０のいずれか一本を選択することに
よって行なわれる。

制御回路３２．３３はそれぞれ第４図の６，７と同じで
あり、それぞれ書き込みアドレス・レジスタ３６と制御
回路３８からのアドレス更新要求に応じて更新する手段
及び読み出しアドレス・レジスタ３７と制御回路３８か
らのアドレス更新要求に応じて更新する手段を有してい
る。制御回路３８は、書き込みアドレス・レジスタ３６
及び読み出しアドレス・レジスタ３７の内容を比較する
比較回路３９からの信号、書き込み要求信号線４０から
の書き込み要求信号及び読出し要求信号１１１４１から
の読み出し要求信号から、書き込みアドレス制御回路３
２及び読み出しアドレス１１−回路３３への更新信号、
ＲＡＭ２１のＩＩＩＩ御信号、データ更新回路３１への
更新信号等を生成し、供給する。

第１図の構成において、信号１１４０から書き込み要求
が発生した場合、制御回路３８はＲＡＭ２１が書き込み
可能かどうか、すなわち満状態でないかを確認して即座
に入力線２３上のデータを入力ボート２２を介してＲＡ
Ｍ２１に書き込む。ただし、ＲＡＭ２１が満状態の場合
は書き込み要求は無視される。

−力信号線４１から読み出し要求が発生した場合、制御
回路３８はＲＡＭ２１が読み出し可能かどうか、すなわ
ち空状態でないかを確認して即座に出力ポート２４の出
力データを出力１ｓ３５上に送出する。これと同時に次
に読み出されるべきメモリ・セル２６が読み出しアドレ
ス制御回路３３、読み出しアドレス・デコーダ３５、ワ
ード線３０を介して選択されたのち、制御回路３８から
送出される更新信号によって動作するデータ更新回路３
１によって選択されたメモリセル２６の蓄積内容がビッ
ト線２９上に出力される。このデータは次の読み出し要
求が発生した時に出力ボート２４を介して出力線２５上
へ送出される。ただし、読み出し要求が発生し、制御回
路３８がＲＡＭ１の空状態を検知した場合は、この読み
出し要求は無視される。データ更新回路３１がピット＄
９２９上のデータを更新する時は次の場合である。

すなわち、読み出し要求が発生して読みだしが可能な場
合か、もしくはＲＡ　Ｍ　２１が空状態で書き込み要求
が発生した場合である。前者は通常の読み出し処理、後
者はＲＡＭ２１が空状態のため書き込んだデータを即座
にピットＩＩａ２９上に転送する必要がある場合の処理
である。

さらに説明を容易にするために、ＲＡＭ２１、入力ボー
ト２２、出力ボート２４、書き込みアドレス・デコーダ
３４の一部、読み出しアドレス・デコーダ３５の一部及
びｔ＃１ＩＩ１１回路３８の一部のより具体内な構成例
を第２図に、その動作を第３図に示す。第２図において
、第１図と同じ構成要素に対しては同じ番号を付しであ
る。また、第１図におけるピット線２７は第２図におけ
る相補的な２本のピット線２７ａ、２７ｂになっている
。メモリセル２６は、ピット＠２７ａ、２７ｂ及びワー
ド線２８に接続される通常のスタティックメモリセルに
、ピット線２９、ワード線３０に接続される２個のＮ型
ＭｏＳトランジスタから成るオープンドレイン型の読み
出し専用回路を付加したものである。データ更新回路３
１はピット線２９に接続されたＰ型ＭＯＳプリチャージ
・トランジスタ５０及びラッチ回路５１により構成され
ている。ゲート５２はワード線２８に書き込みアドレス
制御回路３２からの書き込み選択信号５５、ＲＡＭ２１
が満状態でないことを示すσＴＴ信号５６及び書き込み
要求信号（ＷＴＥＮ＞５７のの論理機を送出する。

同様に、ゲート５３はワード線３０に読み出し選択信＠
６Ｇ及び後述する更新信号１１ら１上の信号のｗＩｉ理
積を送出する。同様に、ゲート５４は更新信号線６１に
ＲＡＭ２１が空状態であることを示すＱＥＰ信号５８及
びＷＴＥＮ信号５１の論理積と読み出し要求信号（ＲＤ
ＥＮ）５９との否定論理和を送出する。ＷＴＥＮ信号５
７及びＲＯＥＮ信号５９は正のパルスで与えられるか、
正のパルスに整形されているものとし、このパルスの幅
は少な（ともＲＡＭ２１のアクセスに要する時間以上で
あるものとする。

第２図における構成において、書き込み要求が発生した
場合の動作を第３図（ａ　）と共に説明する。ＷＴＥＮ
信号５１が発生した場合、ＲＡＭ２１が満状態すなわち
ＱＦＬ信号５６が論理“０”であれば、ゲート５２を介
してワード線２８が選択され、即座に書き込みアドレス
が示すメモリセルに書き込みが行なわれる。書き込みア
ドレスの更新はＷＴＥＮ信号５７の後縁によって行なわ
れ以降の書き込み要求の処理に備える。

一方、読み出し要求が発生した場合の動作を第３図（ｂ
）と共に説明する。読み出し要求が発生する以前におい
ては、読み出しアドレスは次に出力すべきデータに対応
したアドレスを指示し、この読み出しアドレスに対応し
たワード線は選択されており、ピット線２９、出力線２
５はこの読み出しアドレスに対応したデータを保持して
いる。ＲＤＥＮ信号５９が発生すると、この信号とは逆
極性の更新信号６１が生成され、このパルスの前縁でピ
ット線２９上のデータがラッチ５１に保持される。この
データは更新信号６１のパルスの後縁までラッチ５１に
保持され、この間に外部からＦＩＦＯメモリの出力とし
て読み出される。ＲＤＥＮ信号５９の前縁によりて読み
出しアドレスの更新が行なわれる。

更新信号６１のパルスの期間中は、ピットＩ！１２９は
プリチャージされ、ワード線３０は非選択状態になる。

更新信号６１の終了によってピット１２９のプリチャー
ジが打ち切られ、更新された読み出しアドレスに対応す
るワード＄９３０が選択され、新しいデータがピット１
２９上に現われる。同時にラッチ５１が解除され、出ｆ
Ｊ線２５には次に読み出されるべきデータが用意される
。ＲＡＭ２１が空状態で書き込み要求が発生した場合は
、書き込んだデータを即時に読み出せる状態にする必要
があるため上記書き込み処理及び読み出し処理を同時に
行なう。すなわち、ＷＴＥＮ信号５７のパルス期間中に
ピット線２７ａ、２７ｂを介してデータの書き込みを行
ない、同時に更新信号６１を生成してピッ］・線２９の
プリチャージし、ラッチ回路５１のａｌｌ　Ｉｔを行な
う。この時には当然ながら読み出しアドレスの更新は行
なわれず、書き込み要求発生以前のアドレスに対応した
ワード線３０が再度選択される。

書き込み要求と読み出し要求とが同時に入力された場合
は、上記書き込み要求処理と読み出し要求処理が同時に
行なわれる。この場合の不都合は、ＲＡＭ２１が空状態
の場合だけであるが、通常このような場合の読み出し要
求は意味がないためａ制御回路３８で適当な処理が可能
である。

本発明は、以上述べた実施例に限定されるものではなく
、多数の変形が可能である。特に、２ボートメモリの構
成は多くの変形が考えられる。また制御回路の構成、デ
ータ更新回路の構成及び更新信号の生成方法についても
多数の変形と機能の付加が可能である。本発明の本質は
、２ボートメモリとこれに接続されるデータ更新回路の
ｍ能によって書き込み要求と読み出し要求がどのような
関係で行なわれても正常な動作が保障されることにある
。本発明の範囲は、一般的に同等の構成を備えた総ての
装置に対する応用に及ぶ。

発明の効果 以上本発明によれば、ＲＡＭとして２ボ一トＲＡＭを使
用するので、蓄積容量が大きく、しかも読み出し動作と
書き込み動作の間に特別な時間関係を必要としないＦＩ
ＦＯメモリが実現できる。

しかも、構成が簡単で制御が容易であることから、特に
ＬＳＩ上に大規模、小規模のＦＩＦＯメモリを実現する
場合に特に有用である。

【図面の簡単な説明】

第１図は本発明の一実施例におけるＦＩＦＯメモリの構
成を示す図、第２図は第１図におけるＦＩＦＯメモリの
より具体的な構成を示す図、第３因は第１図及び第２図
に示す実施例の要部波形図、第４図は従来のＦＩＦＯメ
モリの構成を示す図である。 ２１・・・ＲＡＭ、２２・・・入力ボート、２３・・・
入力線、２４・・・出力ボート、２５・・・出力線、２
Ｇ・・・メモリセル、２７．２９・・・ビット線、２８
．３０・・・ワード線、３１・・・データ更新回路、３
２・・・書き込みアドレス制御回路、３３・・・読み出
しアドレス１ｌｌｔｌ１１回路、３４・・・書き込みア
ドレス・デコーダ、３５・・・読み出しアドレス・デコ
ーダ、３８−９ｌｌ　Ｉｌｌ　回路、 代理人　　　森　　本　　義　　弘 第２図 第３図 大力を判（１０テータ　　　　　　　　　　　　　　　
　　　　　　　　　Ｑ、、ｔｌ第４図

Claims (1)

1. 【特許請求の範囲】 １、入力及び出力を含むランダムアクセスメモリと、こ
   のランダムアクセスメモリの操作制御装置とを備えた先
   入れ先出し記憶装置であって、上記ランダムアクセスメ
   モリは、 少なくとも書き込みが可能な第１の入出力手段と、 この第１の入出力手段に対応した第１のアドレス入力手
   段と、 少なくとも上記第１の入出力手段とは独立に読み出しが
   可能な第２の入出力手段と、 この第２の入出力手段に対応した第２のアドレス入力手
   段と、 上記第２の入出力手段から出力される信号を、上記第２
   のアドレス入力手段に印加された信号に対応した蓄積内
   容に更新する出力データ更新装置とを有し、上記操作制
   御装置は、 外部からの書き込み要求に応じて上記第１のアドレス入
   力手段に印加する書き込みアドレス信号を制御する第１
   の制御装置と、 外部からの読み出し要求に応じて上記第２のアドレス入
   力手段に印加する読み出しアドレス信号を制御する第２
   の制御装置と、 外部からの書き込み要求と上記第１の制御装置の出力と
   外部からの読み出し要求と上記第２の制御装置の出力と
   から上記ランダムアクセスメモリが満状態か空状態かを
   検知し、上記出力データ更新装置に更新信号を送出する
   第３の制御装置と、を備えた先入れ先出し記憶装置。