JP2764908B2 - カスケード・バッファ回路 - Google Patents
カスケード・バッファ回路Info
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- JP2764908B2 JP2764908B2 JP63024893A JP2489388A JP2764908B2 JP 2764908 B2 JP2764908 B2 JP 2764908B2 JP 63024893 A JP63024893 A JP 63024893A JP 2489388 A JP2489388 A JP 2489388A JP 2764908 B2 JP2764908 B2 JP 2764908B2
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- Japan
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- signal
- cascade
- terminal
- dut1
- buffer circuit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
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- Information Transfer Systems (AREA)
- Memory System (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入出力動作がシリアルに行われるバッファ・
メモリに関し、特にメモリのワード長、およびビット幅
の拡張のためのカスケード・バッファ回路に関する。
メモリに関し、特にメモリのワード長、およびビット幅
の拡張のためのカスケード・バッファ回路に関する。
従来のカスケード・バッファ回路は、第４図（ａ）に
示すように、書き込み動作の切り替えのための入出力端
子Cin（Ｗ）,Cout（Ｗ）、読み出し動作の切り替えのた
めの入出力端子Cin（Ｒ）,Cout（Ｒ）、および先頭のデ
バイスを指定するための端子FLの５端子で構成されてい
た。カスケード・バッファ回路は、入出力動作をシリア
ルに行なうようなバッファ・メモリ、例えば、First−I
n First−Outメモリ（FIFOメモリ）等において、ワード
長の拡張、またはビット幅の拡張を行うためのバッファ
回路である。例えば、１デバイスが32kワード×８ビッ
トで構成されていた場合、このデバイスをｎ個直列、あ
るいはｎ個並列に接続して（以後カスケード接続と称
す）、（32×ｎ）ｋワード×８ビット、あるいは32kワ
ード×（８×ｎ）ビットといったように容量を拡張する
ことが可能となる。
示すように、書き込み動作の切り替えのための入出力端
子Cin（Ｗ）,Cout（Ｗ）、読み出し動作の切り替えのた
めの入出力端子Cin（Ｒ）,Cout（Ｒ）、および先頭のデ
バイスを指定するための端子FLの５端子で構成されてい
た。カスケード・バッファ回路は、入出力動作をシリア
ルに行なうようなバッファ・メモリ、例えば、First−I
n First−Outメモリ（FIFOメモリ）等において、ワード
長の拡張、またはビット幅の拡張を行うためのバッファ
回路である。例えば、１デバイスが32kワード×８ビッ
トで構成されていた場合、このデバイスをｎ個直列、あ
るいはｎ個並列に接続して（以後カスケード接続と称
す）、（32×ｎ）ｋワード×８ビット、あるいは32kワ
ード×（８×ｎ）ビットといったように容量を拡張する
ことが可能となる。
第４図（ａ）においてAn1よりAn5は排他的論理和回路
（以後EXORと称す）、Bn1およびBn2は論理積回路（以後
ANDと称す）、Cn1およびCn2はディレイド・フリップフ
ロップ回路（以後Ｄ−F/Fと称す）であり、CE（Ｗ）お
よびCE（Ｒ）はHighレベル時に書き込み動作および読み
出し動作が有効となる書き込み／読み出しのイネーブル
信号である。
（以後EXORと称す）、Bn1およびBn2は論理積回路（以後
ANDと称す）、Cn1およびCn2はディレイド・フリップフ
ロップ回路（以後Ｄ−F/Fと称す）であり、CE（Ｗ）お
よびCE（Ｒ）はHighレベル時に書き込み動作および読み
出し動作が有効となる書き込み／読み出しのイネーブル
信号である。
今、第４図（ｂ）で示すように、デバイスDUT1および
DUT2の２個をカスケード接続した場合について、第５図
のタイミングチャート図を用いて説明する。
DUT2の２個をカスケード接続した場合について、第５図
のタイミングチャート図を用いて説明する。
カスケード接続時、デバイス１（DUT1）のFL端子をGN
D（アース電位）、デバイス２（DUT2）のFL端子をVcc電
位に固定する。その結果、FLをVcc電位に固定した次の
デバイス、ここではDUT1が先頭デバイスとなる。即ち、
Ｄ−F/F C11,C12およびC21,C22（ｎ＝１および２、以下
省略する）にReset信号が入力すると、FL端子がVcc電位
に固定されたDUT2におけるCout（Ｗ）,Cout（Ｒ）のみ
がHighレベルとなる。それと同にDUT1におけるCin
（Ｗ）,Cin（Ｒ）がHighレベルとなり、EXOR A11,A13が
Highレベルを出力してDUT1内のCE（Ｗ）,CE（Ｒ）がイ
ネーブルの状態となる。この状態で書き込み動作を続
け、DUT1の最終番地を書き込んだ時点でDUT1のFull信号
が活性化されてHighレベルとなる。その結果、AND B11
がHighレベルを出力してDF/F C11のCK入力にLowからHig
hへの変化が生じると出力を反転し（ＱがLowからHig
h）、FL端子のLowレベルによりCout（Ｗ）がHighレベル
になる。そのため、DUT2のCin（Ｗ）がHighレベルとな
り、EXOR A21がHighレベルを出力してDUT2が書き込みに
対してイネーブルの状態となる。同時に、DUT1はEXOR A
11がLowレベルを出力するので、書き込みに対してディ
スイネーブルの状態になる。次に、上記同様にDUT2に書
き込み動作を続ける。DUT2の最終番地を書き込んだ時点
でFull信号が活性化されてHighレベルとなると、Ｄ−F/
F C21の出力が反転し、DUT2のCout（Ｗ）がLowレベルに
なる。その結果、DUT1のCin（Ｗ）がLowレベルになるこ
とにより、DUT1のCE（Ｗ）がイネーブルの状態となる。
同時に、DUT2のCE（Ｗ）は、ディスイネーブルの状態と
なる。
D（アース電位）、デバイス２（DUT2）のFL端子をVcc電
位に固定する。その結果、FLをVcc電位に固定した次の
デバイス、ここではDUT1が先頭デバイスとなる。即ち、
Ｄ−F/F C11,C12およびC21,C22（ｎ＝１および２、以下
省略する）にReset信号が入力すると、FL端子がVcc電位
に固定されたDUT2におけるCout（Ｗ）,Cout（Ｒ）のみ
がHighレベルとなる。それと同にDUT1におけるCin
（Ｗ）,Cin（Ｒ）がHighレベルとなり、EXOR A11,A13が
Highレベルを出力してDUT1内のCE（Ｗ）,CE（Ｒ）がイ
ネーブルの状態となる。この状態で書き込み動作を続
け、DUT1の最終番地を書き込んだ時点でDUT1のFull信号
が活性化されてHighレベルとなる。その結果、AND B11
がHighレベルを出力してDF/F C11のCK入力にLowからHig
hへの変化が生じると出力を反転し（ＱがLowからHig
h）、FL端子のLowレベルによりCout（Ｗ）がHighレベル
になる。そのため、DUT2のCin（Ｗ）がHighレベルとな
り、EXOR A21がHighレベルを出力してDUT2が書き込みに
対してイネーブルの状態となる。同時に、DUT1はEXOR A
11がLowレベルを出力するので、書き込みに対してディ
スイネーブルの状態になる。次に、上記同様にDUT2に書
き込み動作を続ける。DUT2の最終番地を書き込んだ時点
でFull信号が活性化されてHighレベルとなると、Ｄ−F/
F C21の出力が反転し、DUT2のCout（Ｗ）がLowレベルに
なる。その結果、DUT1のCin（Ｗ）がLowレベルになるこ
とにより、DUT1のCE（Ｗ）がイネーブルの状態となる。
同時に、DUT2のCE（Ｗ）は、ディスイネーブルの状態と
なる。
読み出し動作においては、上記書き込み動作時のFull
信号が最終番地の読み出し信号であるEmpty信号に変わ
るだけで、その他の動作原理は前記した書き込み動作の
場合と全く同様である。
信号が最終番地の読み出し信号であるEmpty信号に変わ
るだけで、その他の動作原理は前記した書き込み動作の
場合と全く同様である。
しかし、従来のカスケード・バッファ回路によれば、
デバイスのカスケード接続時の書き込み動作，および読
み出し動作の切り替えを独立した端子の信号に基づいて
行っているため、書き込み動作用の入出力端子，読み出
し動作用の入出力端子，および先頭デバイスを指定する
ための端子と合計５端子を必要とする欠点を有してい
る。
デバイスのカスケード接続時の書き込み動作，および読
み出し動作の切り替えを独立した端子の信号に基づいて
行っているため、書き込み動作用の入出力端子，読み出
し動作用の入出力端子，および先頭デバイスを指定する
ための端子と合計５端子を必要とする欠点を有してい
る。
従って、本発明の目的は端子数を減少させることがで
きるカスケード・バッファ回路を提供することにある。
きるカスケード・バッファ回路を提供することにある。
本発明は、上記の目的を実現するため、 入出力動作がシリアルに行われる複数個のバッファ・
メモリに接続され、前記バッファ・メモリに書き込み動
作と読み出し動作を選択させるカスケードバッファ回路
において、 少なくとも一対のカスケード接続用の入出力端子と、 前記入出力端子における信号の立ち上がりと立ち下が
りの一方を検出して前記バッファ・メモリに書き込み動
作を選択させるイネーブル信号を出力し、前記信号と立
ち上がり立ち下がりの他方を検出して前記バッファ・メ
モリに読み出し動作を選択させるイネーブル信号を出力
する選択回路を有することを特徴とするカスケードバッ
ファ回路を提供する。
メモリに接続され、前記バッファ・メモリに書き込み動
作と読み出し動作を選択させるカスケードバッファ回路
において、 少なくとも一対のカスケード接続用の入出力端子と、 前記入出力端子における信号の立ち上がりと立ち下が
りの一方を検出して前記バッファ・メモリに書き込み動
作を選択させるイネーブル信号を出力し、前記信号と立
ち上がり立ち下がりの他方を検出して前記バッファ・メ
モリに読み出し動作を選択させるイネーブル信号を出力
する選択回路を有することを特徴とするカスケードバッ
ファ回路を提供する。
次に、本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例を示した論理回路図
である。第１図（ａ）で示した論理回路図において、An
1よりAn5はEXOR,Cn1よりCn2はＤ−F/F,Dn1は反転回路で
ある。ここで、EXORAn1は書き込み用のチップイネーブ
ル信号CE（Ｗ）をメモリへ出力してメモリへのデータ書
き込みを実行させ、EXORAn3は読み出し用のチップイネ
ーブル信号CE（Ｒ）をメモリへ出力してメモリからのデ
ータの読み出しを実行させる。また、Cn1はメモリから
最終番地が書き込み不能状態にあることを示すFULL信号
を入力し、Cn2はメモリから最終番地が書き込み可能状
態にあることを示すEMPTY信号を入力する。
である。第１図（ａ）で示した論理回路図において、An
1よりAn5はEXOR,Cn1よりCn2はＤ−F/F,Dn1は反転回路で
ある。ここで、EXORAn1は書き込み用のチップイネーブ
ル信号CE（Ｗ）をメモリへ出力してメモリへのデータ書
き込みを実行させ、EXORAn3は読み出し用のチップイネ
ーブル信号CE（Ｒ）をメモリへ出力してメモリからのデ
ータの読み出しを実行させる。また、Cn1はメモリから
最終番地が書き込み不能状態にあることを示すFULL信号
を入力し、Cn2はメモリから最終番地が書き込み可能状
態にあることを示すEMPTY信号を入力する。
今、第１図（ｂ）のようにデバイスDUT1およびDUT2の
２個をカスケード接続した場合、デバイス１（DUT1）の
FL端子をVcc電位、デバイス２（DUT2）FL端子をGND（ア
ース）電位に固定する。その結果、FLをVcc電位に固定
したDUT1が先頭デバイスとなる。ここで、第１図（ａ）
において、ｎ＝1,およびｎ＝２として第２図のタイミン
グチャート図に基づいて説明する。まず、Resetが投入
されると、FLがVcc電位であるDUT1において、Ｄ−F/F C
11,C12のＱ端子のLowレベルを入力するEXOR A12,A14の
出力a13,a14がHighレベルとなるため、Ｄ−F/F C13,C14
のLowレベルを入力するEXOR A11,A13の出力であるCE
（Ｗ）,CE（Ｒ）がイネーブルの状態となる。この状態
で書き込み動作を続けてFull信号が活性化されると、Ｄ
−F/F C11のＱ端子がHighレベルになるのでEXOR A15の
出力であるDUT1のCoutがHighレベルとなる。そのため、
DUT2のＤ−F/F C23の入力にLowからHighへのレベル変化
が生じるため、DUT2のCE（Ｗ）はイネーブルの状態とな
る。それと同時にDUT1のCE（Ｗ）はディスイネーブルの
状態となる。この状態で読み出し動作を続け、DUT1の最
終番地を読み出した時点でEmpty信号が活性化される
と、Ｄ−F/F C12のＱ端子がHighレベルになり、DUT1のC
outはEXOR A15の出力により前記した書き込み動作時にH
ighレベルに保持されていた状態がLowレベルに変化す
る。その結果、DUT2のＤ−F/F C24のCK入力（a25信号）
にLowレベルからHighレベルへの変化が生じ、EXOR A23
の出力によってDUT2のCE（Ｒ）をイネーブル状態にする
と同時にDUT1のCE（Ｒ）をディスイネーブル状態にな
る。
２個をカスケード接続した場合、デバイス１（DUT1）の
FL端子をVcc電位、デバイス２（DUT2）FL端子をGND（ア
ース）電位に固定する。その結果、FLをVcc電位に固定
したDUT1が先頭デバイスとなる。ここで、第１図（ａ）
において、ｎ＝1,およびｎ＝２として第２図のタイミン
グチャート図に基づいて説明する。まず、Resetが投入
されると、FLがVcc電位であるDUT1において、Ｄ−F/F C
11,C12のＱ端子のLowレベルを入力するEXOR A12,A14の
出力a13,a14がHighレベルとなるため、Ｄ−F/F C13,C14
のLowレベルを入力するEXOR A11,A13の出力であるCE
（Ｗ）,CE（Ｒ）がイネーブルの状態となる。この状態
で書き込み動作を続けてFull信号が活性化されると、Ｄ
−F/F C11のＱ端子がHighレベルになるのでEXOR A15の
出力であるDUT1のCoutがHighレベルとなる。そのため、
DUT2のＤ−F/F C23の入力にLowからHighへのレベル変化
が生じるため、DUT2のCE（Ｗ）はイネーブルの状態とな
る。それと同時にDUT1のCE（Ｗ）はディスイネーブルの
状態となる。この状態で読み出し動作を続け、DUT1の最
終番地を読み出した時点でEmpty信号が活性化される
と、Ｄ−F/F C12のＱ端子がHighレベルになり、DUT1のC
outはEXOR A15の出力により前記した書き込み動作時にH
ighレベルに保持されていた状態がLowレベルに変化す
る。その結果、DUT2のＤ−F/F C24のCK入力（a25信号）
にLowレベルからHighレベルへの変化が生じ、EXOR A23
の出力によってDUT2のCE（Ｒ）をイネーブル状態にする
と同時にDUT1のCE（Ｒ）をディスイネーブル状態にな
る。
以後、前記した動作と同様の動作により、一般にDUT
（ｎ−１）のCoutにLowからHighのレベル変化が生じた
時にDUT（ｎ）が書き込みに対してイネーブル状態とな
り、同時にDUT（ｎ−１）はディスイネーブル状態とな
る。また、DUT（ｎ−１）のCoutにHighからLowのレベル
変化が生じた時、DUT（ｎ）が読み出しに対してイネー
ブル状態となり、同時にDUT（ｎ−１）はディスイネー
ブル状態となる。
（ｎ−１）のCoutにLowからHighのレベル変化が生じた
時にDUT（ｎ）が書き込みに対してイネーブル状態とな
り、同時にDUT（ｎ−１）はディスイネーブル状態とな
る。また、DUT（ｎ−１）のCoutにHighからLowのレベル
変化が生じた時、DUT（ｎ）が読み出しに対してイネー
ブル状態となり、同時にDUT（ｎ−１）はディスイネー
ブル状態となる。
以上の実施例では、２個のデバイスの直列なカスケー
ド接続のみを取り扱ったが、必ずしもそれに限ったもの
ではなく、第３図（ａ）のようにｎ個のデバイスを直列
に（もしくは並列に接続することも可能であり）、ま
た、第３図（ｂ）のように１個のデバイス単体でも使用
することが可能である。
ド接続のみを取り扱ったが、必ずしもそれに限ったもの
ではなく、第３図（ａ）のようにｎ個のデバイスを直列
に（もしくは並列に接続することも可能であり）、ま
た、第３図（ｂ）のように１個のデバイス単体でも使用
することが可能である。
以上説明した通り、本発明のカスケード・バッファ回
路は、デバイスのカスケード接続の書き込み動作，およ
び読み出し動作の切り替えを入出力信号の立ち上がり，
および立ち下がりにより行うようにすることにより、書
き込み用，および読み出し用の信号を同一の端子で入出
力することができ、外部端子を少なくすることができる
効果がある。
路は、デバイスのカスケード接続の書き込み動作，およ
び読み出し動作の切り替えを入出力信号の立ち上がり，
および立ち下がりにより行うようにすることにより、書
き込み用，および読み出し用の信号を同一の端子で入出
力することができ、外部端子を少なくすることができる
効果がある。
第１図（ａ），（ｂ）は本発明の一実施例を示した回路
図、第２図は本発明の動作を示すタイミングチャート
図、第３図（ａ），（ｂ）は本発明の他の実施例を示す
説明図、第４図（ａ），（ｂ）は従来のカスケード・バ
ッファ回路を示す回路図。第５図は従来のカスケード・
バッファ回路の動作を示すタイミングチャート図。 符号の説明 Cin……カスケード入力端子 Cout……カスケード出力端子 FL……先頭デバイス指定端子 Reset……リセット信号 Full……最終番地書き込み信号 Empty……最終番地読み出し信号 An1〜An5……EXOR回路 Bn1〜Bn2……AND回路 Cn1〜Cn4……ディレイドフリップフロップ Dn1……反転回路 Vcc……電源電圧 GND……基準電圧
図、第２図は本発明の動作を示すタイミングチャート
図、第３図（ａ），（ｂ）は本発明の他の実施例を示す
説明図、第４図（ａ），（ｂ）は従来のカスケード・バ
ッファ回路を示す回路図。第５図は従来のカスケード・
バッファ回路の動作を示すタイミングチャート図。 符号の説明 Cin……カスケード入力端子 Cout……カスケード出力端子 FL……先頭デバイス指定端子 Reset……リセット信号 Full……最終番地書き込み信号 Empty……最終番地読み出し信号 An1〜An5……EXOR回路 Bn1〜Bn2……AND回路 Cn1〜Cn4……ディレイドフリップフロップ Dn1……反転回路 Vcc……電源電圧 GND……基準電圧
Claims (1)
- 【請求項１】入出力動作がシリアルに行われる複数個の
バッファ・メモリに接続され、前記バッファ・メモリに
書き込み動作と読み出し動作を選択させるカスケードバ
ッファ回路において、 少なくとも一対のカスケード接続用の入出力端子と、 前記入出力端子における信号の立ち上がりと立ち下がり
の一方を検出して前記バッファ・メモリに書き込み動作
を選択させるイネーブル信号を出力し、前記信号の立ち
上がりと立ち下がりの他方を検出して前記バッファ・メ
モリに読み出し動作を選択させるイネーブル信号を出力
する選択回路を有することを特徴とするカスケードバッ
ファ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63024893A JP2764908B2 (ja) | 1988-02-04 | 1988-02-04 | カスケード・バッファ回路 |
| EP89101943A EP0327115B1 (en) | 1988-02-04 | 1989-02-03 | Serial access memory system provided with improved cascade buffer circuit |
| DE8989101943T DE68906171T2 (de) | 1988-02-04 | 1989-02-03 | Speichersytem mit serienzugriff mit einer kaskaden-pufferschaltung. |
| US07/306,607 US4922457A (en) | 1988-02-04 | 1989-02-06 | Serial access memory system provided with improved cascade buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63024893A JP2764908B2 (ja) | 1988-02-04 | 1988-02-04 | カスケード・バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01200447A JPH01200447A (ja) | 1989-08-11 |
| JP2764908B2 true JP2764908B2 (ja) | 1998-06-11 |
Family
ID=12150864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63024893A Expired - Lifetime JP2764908B2 (ja) | 1988-02-04 | 1988-02-04 | カスケード・バッファ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4922457A (ja) |
| EP (1) | EP0327115B1 (ja) |
| JP (1) | JP2764908B2 (ja) |
| DE (1) | DE68906171T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5257237A (en) * | 1989-05-16 | 1993-10-26 | International Business Machines Corporation | SAM data selection on dual-ported DRAM devices |
| US5068881A (en) * | 1990-08-10 | 1991-11-26 | Hewlett-Packard Company | Scannable register with delay test capability |
| US5255242A (en) * | 1990-12-17 | 1993-10-19 | Texas Instruments Incorporated | Sequential memory |
| KR100275182B1 (ko) * | 1990-12-17 | 2000-12-15 | 윌리엄 비. 켐플러 | 순차 메모리 |
| US5250858A (en) * | 1992-02-19 | 1993-10-05 | Vlsi Technology, Inc. | Double-edge triggered memory device and system |
| CA2106271C (en) * | 1993-01-11 | 2004-11-30 | Joseph H. Steinmetz | Single and multistage stage fifo designs for data transfer synchronizers |
| TW561491B (en) * | 2001-06-29 | 2003-11-11 | Toshiba Corp | Semiconductor memory device |
| US20070076502A1 (en) | 2005-09-30 | 2007-04-05 | Pyeon Hong B | Daisy chain cascading devices |
| TWI543185B (zh) | 2005-09-30 | 2016-07-21 | 考文森智財管理公司 | 具有輸出控制之記憶體及其系統 |
| US7652922B2 (en) | 2005-09-30 | 2010-01-26 | Mosaid Technologies Incorporated | Multiple independent serial link memory |
| DE102008048066B4 (de) * | 2008-09-19 | 2018-02-01 | Texas Instruments Deutschland Gmbh | Zugriffssteuerschaltung zur Verwendung mit einer Überwachungs-Logikschaltungsanordnung in einem Verfahren zum Schutz von Software für eingebettete Anwendungen vor unerlaubtem Zugriff |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7713706A (nl) * | 1977-12-12 | 1979-06-14 | Philips Nv | Informatiebuffergeheugen van het "eerst-in, eerst-uit" type met een variabele ingang en een variabele uitgang. |
| NL7713707A (nl) * | 1977-12-12 | 1979-06-14 | Philips Nv | Informatiebuffergeheugen van het "eerst-in, eerst-uit" type met variabele ingang en vaste uitgang. |
| JPS5694589A (en) * | 1979-12-27 | 1981-07-31 | Nec Corp | Memory device |
| JPS57164331A (en) * | 1981-04-02 | 1982-10-08 | Nec Corp | Buffer controller |
| JPH07118187B2 (ja) * | 1985-05-27 | 1995-12-18 | 松下電器産業株式会社 | 先入れ先出し記憶装置 |
| EP0206743A3 (en) * | 1985-06-20 | 1990-04-25 | Texas Instruments Incorporated | Zero fall-through time asynchronous fifo buffer with nonambiguous empty/full resolution |
| US4833655A (en) * | 1985-06-28 | 1989-05-23 | Wang Laboratories, Inc. | FIFO memory with decreased fall-through delay |
| JPH0817028B2 (ja) * | 1985-12-06 | 1996-02-21 | 日本電気株式会社 | リフレッシュ信号入力回路 |
| US4829471A (en) * | 1986-02-07 | 1989-05-09 | Advanced Micro Devices, Inc. | Data load sequencer for multiple data line serializer |
| US4750149A (en) * | 1986-07-03 | 1988-06-07 | Integrated Device Technology, Inc. | Programmable FIFO buffer |
-
1988
- 1988-02-04 JP JP63024893A patent/JP2764908B2/ja not_active Expired - Lifetime
-
1989
- 1989-02-03 EP EP89101943A patent/EP0327115B1/en not_active Expired - Lifetime
- 1989-02-03 DE DE8989101943T patent/DE68906171T2/de not_active Expired - Lifetime
- 1989-02-06 US US07/306,607 patent/US4922457A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0327115A1 (en) | 1989-08-09 |
| JPH01200447A (ja) | 1989-08-11 |
| DE68906171D1 (de) | 1993-06-03 |
| DE68906171T2 (de) | 1993-08-05 |
| US4922457A (en) | 1990-05-01 |
| EP0327115B1 (en) | 1993-04-28 |
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