JPS63276795A - 可変長シフトレジスタ - Google Patents

可変長シフトレジスタ

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JPS63276795A
JPS63276795A JP61300382A JP30038286A JPS63276795A JP S63276795 A JPS63276795 A JP S63276795A JP 61300382 A JP61300382 A JP 61300382A JP 30038286 A JP30038286 A JP 30038286A JP S63276795 A JPS63276795 A JP S63276795A
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JP
Japan
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shift register
variable length
outputs
length shift
circuit
Prior art date
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Application number
JP61300382A
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Hiroyuki Kawai
浩行 河合
Masahiko Yoshimoto
雅彦 吉本
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G—PHYSICS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は可変長シフトレジスタの構成に関するもので
ある。
〔従来の技術〕
第４図は従来の可変長シフトレジスタの構成図であり、
図において（１０１）はＲビットのセレクト入力により
遅延造に応じたレジスタを求めるデコーダ、ＭＵＸ２〜
ＭＵＸｉ　（１＜２′２＋ｌ　）　ｔｒｙ　マｋ　ｆプ
レクサであって、上記デコーダ（１０１）に選択された
場合にはレジスタＲ１の出力、選択されていない場合Ｖ
Ｃは左隣りのレジスタの出力を通過させるものであり、
Ｒ４，Ｒｚ、−−−−、Ｒ土は上記マルチプレクサＭＵ
Ｘ２　、−−−−　、ＭＵＸｉの出力をラッチし左隣り
のマルチプレクサへ出力するレジスタである。
従来の可変長シフトレジスタは上記のように構成され、
Ｒビットのセレクト入力とデコーダ（１０１）により２
Ｒ＠　　のマルチプレクサの中から１つを選択する。第
ｉ番目のマルチプレクサＭＵＸｉが選択されたとすると
ＭＵＸ　ｉのみがレジスタＲ１の出力を通過させ、池の
マルチプレクサは各々の左隣りのレジスタ出力を通過さ
せる。よってレジスタＲ１ｄクロックφに同期してレジ
スタＲ１の出力をラッチし、他のレジスタは左隣りのレ
ジスタの出力をラッチする。次のクロックが入るとレジ
スタＲ１−１はレジスタＲ１のデータをラッチし、レジ
スタＲ１￥′ｉレジスタＲ１にラッチされて次のデータ
をラッチする。上記の動作を繰り返すことで入力信号Ｄ
ＩはレジスタＲ１，レジスタＲ１を通りレジスタＲ２ｉ
で（１＋１３　　クロック分尾延され出力Ｄｏとなる。
〔発明が解決しようとする問題点〕
従来の可変長シフトレジスタは以上のように構成されて
いるので遅延段数は実装されているレジスタ数により制
限され、記憶デバイスとしてレジスタ全相いるため大き
な面積金必要とし記憶容量が少なく、消費電力も大きい
、さらに任意の遅延竜ヲ設定するための回路構成が遅延
段数が大きくなると複雑になるなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので大容量で消費電力の小さい、かつユーザにとっ
て使いやすい可変長シフトレジスタを得ることを目的と
する。
〔問題点を解消するための手段〕
この発明に係る可変長シフトレジスタは、記憶デバイス
としてメモリセルを使用し、外部クロック？動作するア
ドレスカウンタ、　−１１Ｎｆ３回路とデコーダによっ
てメモリセルアレイの行選択を行うものである。
〔作用〕
この発明により、記憶デバイスとしてメモリセルを用い
ることにより、大容量化と低消費電力化ｋｔ［し、また
アドレスカウンタ、デコーダと間車な一致検出回路によ
り、外部設定ｍに対応した遅延段数設定手段を構成し、
リセット信号などの不要な使いやすい可変長シフトレジ
スタを構成できる。
〔発明の実施例〕
以下、この発明の一実施例を図について説明する。第１
図において、ＩＩＩはｎビット×Ｒ行のメモリセルアレ
イ、１２１ｉ外部クロックΦにより動作し、リセットｏ
ＪＥな行アドレスカウンタ、（３）　ｆ″ｉｍ１ｍビツ
トバイナリ噴外部から設定される遅延蝋ＤＡＩ〜Ｄａｍ
とアドレスカウンタ）２）出力Ａ１〜Ａｍとの一致検出
全行なう一致検出回路、１４）は行選択のためのデコー
ダ、１５）けテ′−タ入力回路、１６）σデータ出力Ｉ
ＥＪＦｊｌ！、＋７１は（５）　、　ｉ６１のテ゛−タ
入出力回路の読み出し書き込みを制御するコントロール
回路である。
第２図は一致検出回路の一実施例であり、図において、
ｃｎは設定遅ｆ；域りム１（１≦１会）と前記アドレス
カウンタ（２１の出方Ａ１ｆｔクロックφによりラッチ
するラッチ回路、Ｘ０ＲＩ−ＸＯＲｍ　ｔ／′ｉ前記ラ
ッチ回路３１１で保持された外部設定遅延蝋ＤＡｉと前
記アドレスカウンタ１２１の出方Ａ１ヲ入カするＸＯＲ
ゲ−ト、ＮＯＲは前記ＸＯＲ，〜ＸＯＲｍの出力を入力
とするｍ入力ＮＯＲゲート、Ｒ８ｄ前ｅＮＯＲの出力で
あってリセット信号である。
上記のように構成された可変長シフトレジスタにおいて
アドレスカラ／り（２１の値かのにクリアされ、外部か
ら１段のに延が設定された場合の動作を説明する。
メモリセルアレイ＋ｌｌ　ｆｊアドレスφに対応する行
の内容をコントロール回路１７）の指令に従って読み出
し、続いて同じ行にデータＤＩをビットパラレルにオー
バライドする。アドレスカウンタ＋ｊｉｌはクロックΦ
の立ち下がりでカウントアツプし、デコーダ（４）にク
ロックφの立ち上がりでアドレスカウンタ（２）の出力
Ａφ〜Ａｍ　ｆとす込ミ、デコードを実行し、特定の貸
金指定する。
メモリセルアレイ…にアドレスカウンタ（２：の値から
デコーダ（４）に指定される行にコントロール回路（７
１の指令ＶＣ従って、読み出し書き込みを順次行ない、
（ｌ！−１）番目のクロックの立ち上がで、デコーダ１
４１はカウンタ（２１の値（／−１）　全ラッチするの
で、メモリセルアレイ＋ｔ＋　ｔｊ　Ｃｔ−１）行目に
ｒ４　してデータ読み出し書き込み動作を行なう。
同じＣｌ−１）番目のクロックφが豆ち下がるとき、ア
ドレスカラ／り１２１　ｔｆ′ｉカクントアツプし、そ
の出力（直がＩＶｃなると、−数構出回路（３）におい
て設定値ＤＡφ〜ＤＡｍとカウンタ出力Ａｌ　−Ａｍが
一致するから、第２図のＫＯＲ＋〜ＸＯＲｍのｍ個のＸ
ＯＲ出力が全て“Ｌｌになるため、それらの入力とする
ＮＯＨの出力であるリセット信号ＲＢがｌ　Ｈｌとなっ
て、アドレスカウンタ（２）ヲアドレスψにクリアする
。
ｌ＄目のクロックψの立ち上がりでデコーダにラッチさ
れるアドレスはφであり、メモリセルアレイＩＩ＋はΦ
行目に膏き込まれている最初のブータラ読み出し、次に
（７＋１）番目の入力データをオーバーライドする。
上記動作を繰り返すことにより、１段（ｌ６２ｍ）遅延
のシフトレジスタを構成できる。ｌはユーザによる外部
設定値であるから、ユーザの要求する任意の長さく≦杷
）のシフトレジスタヲ構成できる。
なおメモリセルアレイはＦＩＦＯ型メモ型上モリセル出
し書き込込動作を非同期に行なってもよく、また読み出
し書き込みビットラインが共通なメモリセル（スタティ
ックメモリセル、１トランジスタと１キヤパシタセル型
ダイナミツクセルなど）でＲｅａｄ−Ｍｏｄｉｆｙ−Ｗ
ｒｉｔ　ｆ行なってもよい。これらメモリセルアレイの
動作については、同業者にとってもよく知られているの
で詳細な説明は省く。
なお、上記実施例では一致検出回路（３）としてＸＯＲ
とＮＯＲで構成したものを示したが、Ｘ０Ｒ１’ＸＮ　
ＯＲに、ＮＯＲをＡＮＤに置きかえても同様の動作を実
現できる。
また、上記実施例としてメモリセルアレイをｎビットｘ
Ｒｋ行、構成としたが、ｎビット×Ｒ行×Ｊ列構成とし
てもよい。
その場合にはデコーダ（４１ｆ′ｉＪ’１個の行デコー
ド手段と５個の列デコード手段で構成される。
上記実施例では、ユーザ設定値とアドレスカウンタ出力
蝋の一致？ＸＯＲとＮＯＲで構成される一致検出回路（
３）により検出してアドレスカウンタをリセットさせた
が、一致を検出してリセット信号を出力するまでに遅延
が生ずるためにアドレスカウンタ出力のψへのリセット
が遅れる場合がある。これを回避し、高速化を達成する
ためｒＣｌ−数構出回路として、さらに加′ＪｉＬ器と
ラッチ回路を加えることで、解決できる。第３図はリセ
ット先待ち一致検出回路を示しており、図において、（
財）は外部遅延喰設定値ＢＸＩ〜ＫＸｍからｌを引くだ
めのｍビット加算器、（３１は上記実施例と同じ一致検
出回路、（６）は一致が検出されたとき一致検出回路（
３）から出されるリセット信号Ｒ８？！クロック時間保
持するためのラッチ回路、卿はリセット先待ち一致検出
回路である。上記リセット先待ち一致検出回路（財）に
おいて、外部遅延社設定値として１段全設定すると、ア
ドレスカウンタ１２１出力Ａｍ　−ＡｍがＣｔ−１）の
とき、−数構出回路ＨＩＪ上セツト号Ｒ８を出力し、Ｒ
８７４ラッチ回路□□□にラッチされ、次のクロックで
アドレスカウンタ（２１の内容をφにクリアし、上記実
施例と同様の動作を冥現することができる。
〔発明の効果〕
以上のように、この発明によれば、記憶デバイスとして
メモリセルを用いることにより、大容量化と低消費電力
化？達成し、またアドレスカウンタ、デコーダと簡単な
一致検出回路により、外部設定値に対応した遅延段数設
定手段を構成し、リセット信号などの不要な使いやすい
可変長シフトレジスタが得られる効果がある。
【図面の簡単な説明】
第１図はこの発明による可変長シフトレジスタ、第２図
は一致検出回路、第３図はリセット先行ち一致検出回路
、第４図は従来の可変長シフトレジスタの構成でおる。

Claims (5)

    【特許請求の範囲】
  1. （１）２＾ｍ×ｎビットのメモリセルアレイと、外部ク
    ロックにより動作するアドレスカウンタと、このアドレ
    スカウンタの出力と外部からの遅延量設定値との一致検
    出を行なう一致検出回路と、前記アドレスカウンタ出力
    Ａ＿１〜Ａ＿ｍのｍビットを入力としデコード信号を出
    力するデコーダと、ｎビットの入力バッファと 、出力バッファと、前記入出力バッファを制御するコン
    トロール回路とを備え、前記一致検出回路において前記
    アドレスカウンタの出力と外部からの遅延設定値との一
    致検出を行ない、一致を検出すると前記アドレスカウン
    タをリセットすることにより、２＾ｍ×ｎビットのメモ
    リセルアレイをｎビット×ｌ段（ｌ≦２＾ｍ）のシフト
    レジスタとして動作させることを特徴とする可変長シフ
    トレジスタ。
  2. （２）前記一致検出回路は、クロックによつて２ｍビッ
    トをラッチするラッチ回路と、ｍ個のＸＯＲゲートと、
    それらｍ個のＸＯＲ出力を入力とするｍ入力ＮＯＲゲー
    トから構成されていることを特徴とする特許請求の範囲
    第１項記載の可変長シフトレジスタ。
  3. （３）前記一致検出回路を、クロックによつて２ｍビッ
    トをラッチするラッチ回路回路と、ｍ個のＸＮＯＲゲー
    トと、それらｍ個のＸ＾Ｎ＾Ｏ＾Ｒ出力を入力とするｍ
    入力ＡＮＤゲートから構成されていることを特徴とする
    特許請求の範囲第１項記載の可変長シフトレジスタ。
  4. （４）前記一致検出回路を、ｍビット加算器と１ビット
    ラッチ回路、ｍビットラッチ回路とｍ個のＸＯＲゲート
    とそれらｍ個のＸＯＲ出力を入力とするｍ入力ＮＯＲゲ
    ートから構成されていることを特徴とする特許請求の範
    囲第１項ないし第２項記載の可変長シフトレジスタ。
  5. （５）前記一致検出回路を、ｍビット加算器と１ビット
    ラッチ回路、ｍビットラッチ回路とｍ個のＸＮＯＲゲー
    トとそれらｍ個のＸＮＯＲ出力を入力とするｍ入力ＡＮ
    Ｄゲートから構成されていることを特徴とする特許請求
    の範囲第１項ないし第３項記載の可変長シフトレジスタ
    。
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