JPH1145562A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1145562A JPH1145562A JP9200097A JP20009797A JPH1145562A JP H1145562 A JPH1145562 A JP H1145562A JP 9200097 A JP9200097 A JP 9200097A JP 20009797 A JP20009797 A JP 20009797A JP H1145562 A JPH1145562 A JP H1145562A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/10—Indexing scheme relating to groups G06F5/10 - G06F5/14
- G06F2205/106—Details of pointers, i.e. structure of the address generators
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 先入れ先出し方式の半導体記憶装置の構成を
簡単化する。 【解決手段】 リードカウンタ部７が生成するリードア
ドレスを用い、順序回路を含まないライトアドレス生成
用組合せ回路部１００Ａがライトアドレスを生成する。
簡単化する。 【解決手段】 リードカウンタ部７が生成するリードア
ドレスを用い、順序回路を含まないライトアドレス生成
用組合せ回路部１００Ａがライトアドレスを生成する。
Description
【０００１】
【発明の属する技術分野】この発明は、先入れ先出し方
式の半導体記憶装置（以下ＦＩＦＯ装置という。）に関
するものである。
式の半導体記憶装置（以下ＦＩＦＯ装置という。）に関
するものである。
【０００２】
【従来の技術】ＦＩＦＯ装置は、例えはデジタルデータ
の伝送系に組み込まれ、ＦＩＦＯ処理を行うために用い
る。ＦＩＦＯ処理は、伝送されてきたデータを記憶し、
記憶しているデータを伝送されてきた順に送り出す処理
であるが、例えば、図６に示すようにクロックに従って
行われる。図６は、デジタル伝送系のデータをＦＩＦＯ
処理する目的で使用されるＦＩＦＯ装置の概要を説明す
るためのブロック図である。図６において、ＦＩＦＯ装
置１は、伝送元回路２から送られてきたデータの伝送先
回路３への伝送を仲介する。
の伝送系に組み込まれ、ＦＩＦＯ処理を行うために用い
る。ＦＩＦＯ処理は、伝送されてきたデータを記憶し、
記憶しているデータを伝送されてきた順に送り出す処理
であるが、例えば、図６に示すようにクロックに従って
行われる。図６は、デジタル伝送系のデータをＦＩＦＯ
処理する目的で使用されるＦＩＦＯ装置の概要を説明す
るためのブロック図である。図６において、ＦＩＦＯ装
置１は、伝送元回路２から送られてきたデータの伝送先
回路３への伝送を仲介する。
【０００３】ＦＩＦＯ装置１は、クロックジェネレータ
４からクロックｃｌｋを供給され、リセット信号発生回
路５からリセット信号ｒｓｔを受ける。ＦＩＦＯ装置１
は、伝送するデータを記憶するためのランダムアクセス
メモリ（以下ＲＡＭという。）６と、ＲＡＭ６で用いる
リードアドレスを発生するリードカウンタ部７と、ＲＡ
Ｍ６で用いるライトアドレスを発生するライトカウンタ
部８を備える。
４からクロックｃｌｋを供給され、リセット信号発生回
路５からリセット信号ｒｓｔを受ける。ＦＩＦＯ装置１
は、伝送するデータを記憶するためのランダムアクセス
メモリ（以下ＲＡＭという。）６と、ＲＡＭ６で用いる
リードアドレスを発生するリードカウンタ部７と、ＲＡ
Ｍ６で用いるライトアドレスを発生するライトカウンタ
部８を備える。
【０００４】リードアドレスＲＡとライトアドレスＷＡ
と読出データｄｏｕｔと書き込みデータｄｉｎとの関係
の例を図７に示す。
と読出データｄｏｕｔと書き込みデータｄｉｎとの関係
の例を図７に示す。
【０００５】ＲＡＭ６に記憶されているデータのうち、
クロックｃｌｋの立ち下がる時刻ｔ１において与えられ
ているリードアドレスＲＡにおけるものがデータｄｏｕ
ｔとして読み出され、伝送元回路２から伝送されてきた
データｄｉｎは、クロックｃｌｋの立ち上がる時刻ｔ２
においてＲＡＭ６に与えられているライトアドレスＷＡ
に書き込まれる。ライトカウンタ部８の出力値は、リー
ドカウンタ部７の出力値よりも、例えば１つだけ小さく
なるように設定されている。この場合には、書き込みが
行われたライトアドレスと同じリードアドレスに次のク
ロックでアクセスすることができるので、ＲＡＭ６に書
き込まれているデータの中から古い順にデータが読み出
される。次に、ＦＩＦＯ装置が記憶するデータ数が２の
累乗になる場合におけるライトカウンタ部８およびリー
ドカウンタ部７の構成について、それぞれ図８および図
９を用いて説明する。ライトカウンタ部８は、例えば、
クロックｃｌｋを２分周するためのＤフリップフロップ
１０およびインバータ２０と、クロックｃｌｋを２分周
して得たＤフリップフロップ１０の出力と自己の１クロ
ック前の和出力との加算を行うハーフアダー１１と、ハ
ーフアダー１１の桁上げ出力と自己の１クロック前の和
出力との加算を行うハーフアダー１２と、ハーフアダー
１２の桁上げ出力と自己の１クロック前の和出力との加
算を行うハーフアダー１３と、それぞれ対応するハーフ
アダー１１〜１３の和出力を保持するためのＤフリップ
フロップ１７〜１９と、対応するＤフリップフロップ１
０，１７〜１９のリセットを行うための４つのＡＮＤゲ
ート２１，１４〜１６で構成されている。ライトカウン
タ部８の出力は、４ビットである。リセット信号ｒｓｔ
は、入力端子２３に与えられ、クロックｃｌｋは入力端
子２２に与えられる。ライトカウンタ部８の出力値は、
ライトアドレスとして出力端子２４から出力される。リ
セット信号ｒｓｔとインバータ２０の出力の論理積から
得られるＡＮＤゲート２１の出力は、Ｄフリップフロッ
プ１０のデータとして取り込まれる。インバータ２０は
Ｄフリップフロップ１０の出力を反転する。ＡＮＤゲー
ト１４〜１６は、全てその一方の入力にリセット信号ｒ
ｓｔが与えられ、その他方の入力にはそれぞれ対応する
ハーフアダー１１〜１３の出力が与えられる。
クロックｃｌｋの立ち下がる時刻ｔ１において与えられ
ているリードアドレスＲＡにおけるものがデータｄｏｕ
ｔとして読み出され、伝送元回路２から伝送されてきた
データｄｉｎは、クロックｃｌｋの立ち上がる時刻ｔ２
においてＲＡＭ６に与えられているライトアドレスＷＡ
に書き込まれる。ライトカウンタ部８の出力値は、リー
ドカウンタ部７の出力値よりも、例えば１つだけ小さく
なるように設定されている。この場合には、書き込みが
行われたライトアドレスと同じリードアドレスに次のク
ロックでアクセスすることができるので、ＲＡＭ６に書
き込まれているデータの中から古い順にデータが読み出
される。次に、ＦＩＦＯ装置が記憶するデータ数が２の
累乗になる場合におけるライトカウンタ部８およびリー
ドカウンタ部７の構成について、それぞれ図８および図
９を用いて説明する。ライトカウンタ部８は、例えば、
クロックｃｌｋを２分周するためのＤフリップフロップ
１０およびインバータ２０と、クロックｃｌｋを２分周
して得たＤフリップフロップ１０の出力と自己の１クロ
ック前の和出力との加算を行うハーフアダー１１と、ハ
ーフアダー１１の桁上げ出力と自己の１クロック前の和
出力との加算を行うハーフアダー１２と、ハーフアダー
１２の桁上げ出力と自己の１クロック前の和出力との加
算を行うハーフアダー１３と、それぞれ対応するハーフ
アダー１１〜１３の和出力を保持するためのＤフリップ
フロップ１７〜１９と、対応するＤフリップフロップ１
０，１７〜１９のリセットを行うための４つのＡＮＤゲ
ート２１，１４〜１６で構成されている。ライトカウン
タ部８の出力は、４ビットである。リセット信号ｒｓｔ
は、入力端子２３に与えられ、クロックｃｌｋは入力端
子２２に与えられる。ライトカウンタ部８の出力値は、
ライトアドレスとして出力端子２４から出力される。リ
セット信号ｒｓｔとインバータ２０の出力の論理積から
得られるＡＮＤゲート２１の出力は、Ｄフリップフロッ
プ１０のデータとして取り込まれる。インバータ２０は
Ｄフリップフロップ１０の出力を反転する。ＡＮＤゲー
ト１４〜１６は、全てその一方の入力にリセット信号ｒ
ｓｔが与えられ、その他方の入力にはそれぞれ対応する
ハーフアダー１１〜１３の出力が与えられる。
【０００６】また、リードカウンタ部７は、例えばクロ
ックｃｌｋを２分周するためのＤフリップフロップ３０
およびＮＡＮＤゲート４２並びにインバータ４０，４１
と、クロックｃｌｋを２分周して得たＤフリップフロッ
プ３０の出力と自己の１クロック前の和出力との加算を
行うハーフアダー３１と、ハーフアダー３１の桁上げ出
力と自己の１クロック前の和出力との加算を行うハーフ
アダー３２と、ハーフアダー３２の桁上げ出力と自己の
１クロック前の和出力との加算を行うハーフアダー３３
と、それぞれ対応するハーフアダー３１〜３３の和出力
を保持するためのＤフリップフロップ３７〜３９と、対
応するＤフリップフロップ３０，３７〜３９のリセット
を行うための３つのＡＮＤゲート４２，３４〜３６で構
成されている。リードカウンタ部７の出力は、４ビット
である。リセット信号ｒｓｔは、入力端子４４に与えら
れ、クロックｃｌｋは入力端子４３に与えられる。リー
ドカウンタ部７の出力値は、リードアドレスとして出力
端子４５から出力される。リセット信号ｒｓｔとインバ
ータ４１の出力との論理積を取って得られるＮＡＮＤゲ
ート４２の出力は、Ｄフリップフロップ３０のデータと
なる。インバータ４０，４１はＤフリップフロップ３０
の出力をバッファする。ＡＮＤゲート３４〜３６の一方
の入力は、リセット信号ｒｓｔであり、他方の入力はそ
れぞれ対応するハーフアダー３１〜３３の和出力であ
る。
ックｃｌｋを２分周するためのＤフリップフロップ３０
およびＮＡＮＤゲート４２並びにインバータ４０，４１
と、クロックｃｌｋを２分周して得たＤフリップフロッ
プ３０の出力と自己の１クロック前の和出力との加算を
行うハーフアダー３１と、ハーフアダー３１の桁上げ出
力と自己の１クロック前の和出力との加算を行うハーフ
アダー３２と、ハーフアダー３２の桁上げ出力と自己の
１クロック前の和出力との加算を行うハーフアダー３３
と、それぞれ対応するハーフアダー３１〜３３の和出力
を保持するためのＤフリップフロップ３７〜３９と、対
応するＤフリップフロップ３０，３７〜３９のリセット
を行うための３つのＡＮＤゲート４２，３４〜３６で構
成されている。リードカウンタ部７の出力は、４ビット
である。リセット信号ｒｓｔは、入力端子４４に与えら
れ、クロックｃｌｋは入力端子４３に与えられる。リー
ドカウンタ部７の出力値は、リードアドレスとして出力
端子４５から出力される。リセット信号ｒｓｔとインバ
ータ４１の出力との論理積を取って得られるＮＡＮＤゲ
ート４２の出力は、Ｄフリップフロップ３０のデータと
なる。インバータ４０，４１はＤフリップフロップ３０
の出力をバッファする。ＡＮＤゲート３４〜３６の一方
の入力は、リセット信号ｒｓｔであり、他方の入力はそ
れぞれ対応するハーフアダー３１〜３３の和出力であ
る。
【０００７】リセット信号ｒｓｔを「１」にしたとき、
図９のリードカウンタ部７が「０００１」から開始して
カウントを増大するのに対し、図８のライトカウンタ部
８が「００００」から開始してカウントを増大するの
で、ファーストイン・ファーストアウト動作を行う。な
お、「」で数字を囲んだときは２進数を示すものとす
る。また、「１」はハイレベルを出力することに対応
し、「０」はローレベルを出力することに対応する。
図９のリードカウンタ部７が「０００１」から開始して
カウントを増大するのに対し、図８のライトカウンタ部
８が「００００」から開始してカウントを増大するの
で、ファーストイン・ファーストアウト動作を行う。な
お、「」で数字を囲んだときは２進数を示すものとす
る。また、「１」はハイレベルを出力することに対応
し、「０」はローレベルを出力することに対応する。
【０００８】また、ＦＩＦＯ装置が記憶するデータ数が
２の累乗にならない場合におけるライトカウンタ部８お
よびリードカウンタ部７の構成について、それぞれ図１
０および図１１を用いて説明する。ライトカウンタ部８
は、例えば、クロックｃｌｋを２分周するためのＤフリ
ップフロップ５０並びにインバータ５１及びＡＮＤゲー
ト５２と、クロックｃｌｋを２分周して得たＤフリップ
フロップ５０の出力と自己の１クロック前の和出力との
加算を行うハーフアダー５３と、ハーフアダー５３の桁
上げ出力と自己の１クロック前の和出力との加算を行う
ハーフアダー５４と、ハーフアダー５４の桁上げ出力と
自己の１クロック前の和出力との加算を行うハーフアダ
ー５５と、否定されたハーフアダー５３の和出力を保持
するためのＤフリップフロップ５９と、それぞれ対応す
るハーフアダー５４，５５の和出力を保持するためのＤ
フリップフロップ６０，６１と、対応するＤフリップフ
ロップ５９〜６１のリセットを行うための３つのＡＮＤ
ゲート５６〜５８と、カウント値が所定の値、すなわち
「１１０１」を出力した場合にライトカウンタ部８をリ
セットするためのＮＡＮＤゲート６２とＡＮＤゲート６
３とで構成されている。ライトカウンタ部８の出力は、
４ビットである。リセット信号ｒｓｔは、入力端子６５
に与えられ、クロックｃｌｋは入力端子６４に与えられ
る。ライトカウンタ部８の出力値は、ライトアドレスと
して出力端子６６から出力される。ＡＮＤゲート５６〜
５８は、全てその一方の入力にＡＮＤゲート６３の出力
が与えられ、それぞれ他方の入力に対応するハーフアダ
ー５３〜５５の和出力が与えられ、それらの論理積を取
って得た出力を対応するＤフリップフロップ５９〜６１
の入力としている。また、Ｄフリップフロップ５０は、
ＡＮＤゲート５２の出力を入力として受ける。このＡＮ
Ｄゲート５２の出力は、ＡＮＤゲート６３の出力とイン
バータ５１の出力の論理積を取ることで生成される。Ａ
ＮＤゲート６３は、リセット信号ｒｓｔとＮＡＮＤゲー
ト６２の出力の論理積を出力とし、ＮＡＮＤゲート６２
は、Ｄフリップフロップ５０，６０，６１の出力とＤフ
リップフロップ５１の反転出力（ライトアドレスの２桁
目のビットの否定）の否定論理積を出力する。
２の累乗にならない場合におけるライトカウンタ部８お
よびリードカウンタ部７の構成について、それぞれ図１
０および図１１を用いて説明する。ライトカウンタ部８
は、例えば、クロックｃｌｋを２分周するためのＤフリ
ップフロップ５０並びにインバータ５１及びＡＮＤゲー
ト５２と、クロックｃｌｋを２分周して得たＤフリップ
フロップ５０の出力と自己の１クロック前の和出力との
加算を行うハーフアダー５３と、ハーフアダー５３の桁
上げ出力と自己の１クロック前の和出力との加算を行う
ハーフアダー５４と、ハーフアダー５４の桁上げ出力と
自己の１クロック前の和出力との加算を行うハーフアダ
ー５５と、否定されたハーフアダー５３の和出力を保持
するためのＤフリップフロップ５９と、それぞれ対応す
るハーフアダー５４，５５の和出力を保持するためのＤ
フリップフロップ６０，６１と、対応するＤフリップフ
ロップ５９〜６１のリセットを行うための３つのＡＮＤ
ゲート５６〜５８と、カウント値が所定の値、すなわち
「１１０１」を出力した場合にライトカウンタ部８をリ
セットするためのＮＡＮＤゲート６２とＡＮＤゲート６
３とで構成されている。ライトカウンタ部８の出力は、
４ビットである。リセット信号ｒｓｔは、入力端子６５
に与えられ、クロックｃｌｋは入力端子６４に与えられ
る。ライトカウンタ部８の出力値は、ライトアドレスと
して出力端子６６から出力される。ＡＮＤゲート５６〜
５８は、全てその一方の入力にＡＮＤゲート６３の出力
が与えられ、それぞれ他方の入力に対応するハーフアダ
ー５３〜５５の和出力が与えられ、それらの論理積を取
って得た出力を対応するＤフリップフロップ５９〜６１
の入力としている。また、Ｄフリップフロップ５０は、
ＡＮＤゲート５２の出力を入力として受ける。このＡＮ
Ｄゲート５２の出力は、ＡＮＤゲート６３の出力とイン
バータ５１の出力の論理積を取ることで生成される。Ａ
ＮＤゲート６３は、リセット信号ｒｓｔとＮＡＮＤゲー
ト６２の出力の論理積を出力とし、ＮＡＮＤゲート６２
は、Ｄフリップフロップ５０，６０，６１の出力とＤフ
リップフロップ５１の反転出力（ライトアドレスの２桁
目のビットの否定）の否定論理積を出力する。
【０００９】また、リードカウンタ部７は、例えばクロ
ックｃｌｋを２分周するためのＤフリップフロップ７０
およびＮＡＮＤゲート７１と、クロックｃｌｋを２分周
して得たＤフリップフロップ７０の出力と自己の１クロ
ック前の和出力との加算を行うハーフアダー７２と、ハ
ーフアダー７２の桁上げ出力と自己の１クロック前の和
出力との加算を行うハーフアダー７３と、ハーフアダー
７３の桁上げ出力と自己の１クロック前の出力との排他
的論理和を出力するＥＸＯＲゲート７４と、それぞれ対
応するハーフアダー７２，７３の和出力およびＥＸＯＲ
ゲート７４の出力を保持するためのＤフリップフロップ
８０〜８２と、対応するＤフリップフロップ８０〜８２
のリセットを行うためのＡＮＤゲート７６〜７９および
ＮＡＮＤゲート７５とで構成されている。リードカウン
タ部７の出力は、４ビットである。なお、リードカウン
タ部７の出力値が所定の値、すなわち「１１０１」を出
力したときにＮＡＮＤゲート７５は「０」を出力してリ
ードカウンタ部７をリセットする。リセット信号ｒｓｔ
は、入力端子８３に与えられ、クロックｃｌｋは入力端
子８２に与えられる。リードカウンタ部７の出力値は、
リードアドレスとして出力端子８５から出力される。Ａ
ＮＤゲート７７〜７９は、全てその一方の入力にＡＮＤ
ゲート７６の出力が与えられ、それぞれ他方の入力にハ
ーフアダー７２の和出力、ハーフアダー７３の和出力、
ＥＸＯＲゲート７４の出力が与えられる。ＮＡＮＤゲー
ト７５は、Ｄフリップフロップ７０，８１，８２の出力
とＤフリップフロップ８０の反転出力（リードアドレス
の２桁目のビットの否定）の否定論理積を出力する。Ｄ
フリップフロップ７０のデータとしてリセット信号ｒｓ
ｔとＤフリップフロップ７０の出力の否定論理積から生
成されるＮＡＮＤゲート７１の出力が与えられる。
ックｃｌｋを２分周するためのＤフリップフロップ７０
およびＮＡＮＤゲート７１と、クロックｃｌｋを２分周
して得たＤフリップフロップ７０の出力と自己の１クロ
ック前の和出力との加算を行うハーフアダー７２と、ハ
ーフアダー７２の桁上げ出力と自己の１クロック前の和
出力との加算を行うハーフアダー７３と、ハーフアダー
７３の桁上げ出力と自己の１クロック前の出力との排他
的論理和を出力するＥＸＯＲゲート７４と、それぞれ対
応するハーフアダー７２，７３の和出力およびＥＸＯＲ
ゲート７４の出力を保持するためのＤフリップフロップ
８０〜８２と、対応するＤフリップフロップ８０〜８２
のリセットを行うためのＡＮＤゲート７６〜７９および
ＮＡＮＤゲート７５とで構成されている。リードカウン
タ部７の出力は、４ビットである。なお、リードカウン
タ部７の出力値が所定の値、すなわち「１１０１」を出
力したときにＮＡＮＤゲート７５は「０」を出力してリ
ードカウンタ部７をリセットする。リセット信号ｒｓｔ
は、入力端子８３に与えられ、クロックｃｌｋは入力端
子８２に与えられる。リードカウンタ部７の出力値は、
リードアドレスとして出力端子８５から出力される。Ａ
ＮＤゲート７７〜７９は、全てその一方の入力にＡＮＤ
ゲート７６の出力が与えられ、それぞれ他方の入力にハ
ーフアダー７２の和出力、ハーフアダー７３の和出力、
ＥＸＯＲゲート７４の出力が与えられる。ＮＡＮＤゲー
ト７５は、Ｄフリップフロップ７０，８１，８２の出力
とＤフリップフロップ８０の反転出力（リードアドレス
の２桁目のビットの否定）の否定論理積を出力する。Ｄ
フリップフロップ７０のデータとしてリセット信号ｒｓ
ｔとＤフリップフロップ７０の出力の否定論理積から生
成されるＮＡＮＤゲート７１の出力が与えられる。
【００１０】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されており、ＦＩＦＯ機能を実現す
るために、２つのカウンタ部を必要とするので、回路規
模が大きくなるという問題がある。
は以上のように構成されており、ＦＩＦＯ機能を実現す
るために、２つのカウンタ部を必要とするので、回路規
模が大きくなるという問題がある。
【００１１】この発明は上記の問題点を解消するために
なされたものであり、カウンタ部をそれよりも構成が簡
単な組み合わせ回路に置き換えることによって、半導体
記憶装置の構成を簡単化することを目的とする。
なされたものであり、カウンタ部をそれよりも構成が簡
単な組み合わせ回路に置き換えることによって、半導体
記憶装置の構成を簡単化することを目的とする。
【００１２】
【課題を解決するための手段】第１の発明に係る半導体
記憶装置は、クロックに応じてライトアドレスにデータ
を書き込むことおよびリードアドレスからデータを読み
出す記憶部を備える先入れ先出し方式の半導体記憶装置
において、前記ライトアドレスまたは前記リードアドレ
スを生成するためにクロックをカウントして第１の値と
第２の値の間で循環して値を順に出力する動作を繰り返
すカウンタ部と、前記ライトアドレスまたは前記リード
アドレスのうちの前記カウンタ部で生成されない方のア
ドレスとして、所定のクロック数だけ前の前記カウンタ
部の出力値と同じ値を生成する組合せ回路部とを備えて
構成される。
記憶装置は、クロックに応じてライトアドレスにデータ
を書き込むことおよびリードアドレスからデータを読み
出す記憶部を備える先入れ先出し方式の半導体記憶装置
において、前記ライトアドレスまたは前記リードアドレ
スを生成するためにクロックをカウントして第１の値と
第２の値の間で循環して値を順に出力する動作を繰り返
すカウンタ部と、前記ライトアドレスまたは前記リード
アドレスのうちの前記カウンタ部で生成されない方のア
ドレスとして、所定のクロック数だけ前の前記カウンタ
部の出力値と同じ値を生成する組合せ回路部とを備えて
構成される。
【００１３】第２の発明に係る半導体記憶装置は、第１
の発明の半導体記憶装置において、前記組合せ回路部
は、前記カウンタ部の出力値が前記第１の値と前記第２
の値の間に在る所定の第３の値であることを検出する検
出部と、前記検出部が前記第３の値を検出しないとき
は、前記カウンタ部の出力値と第４の値との演算によっ
て前記所定のクロック数分ずれたときの値を生成し、前
記検出部が前記第３の値を検出したときは、前記第１の
値と前記第２の値の間に在る所定の第５の値を生成する
演算部とを備えて構成される。
の発明の半導体記憶装置において、前記組合せ回路部
は、前記カウンタ部の出力値が前記第１の値と前記第２
の値の間に在る所定の第３の値であることを検出する検
出部と、前記検出部が前記第３の値を検出しないとき
は、前記カウンタ部の出力値と第４の値との演算によっ
て前記所定のクロック数分ずれたときの値を生成し、前
記検出部が前記第３の値を検出したときは、前記第１の
値と前記第２の値の間に在る所定の第５の値を生成する
演算部とを備えて構成される。
【００１４】第３の発明に係る半導体記憶装置は、第２
の発明の半導体記憶装置において、前記第４の値は１で
あることを特徴とする。
の発明の半導体記憶装置において、前記第４の値は１で
あることを特徴とする。
【００１５】
実施の形態１．以下、この発明の実施の形態１について
図１乃至図３を用いて説明する。図１は、この発明の実
施の形態１によるＦＩＦＯ装置の構成を示すブロック図
である。図１において、１００Ａは、ＦＩＦＯ装置１Ａ
に設けられ、リードカウンタ部７が出力する出力値、つ
まりリードアドレスを受けてライトアドレスを生成する
ライトアドレス生成用組合せ回路部であり、その他図６
と同一符号のものは図６の同一符号部分に相当する部分
である。
図１乃至図３を用いて説明する。図１は、この発明の実
施の形態１によるＦＩＦＯ装置の構成を示すブロック図
である。図１において、１００Ａは、ＦＩＦＯ装置１Ａ
に設けられ、リードカウンタ部７が出力する出力値、つ
まりリードアドレスを受けてライトアドレスを生成する
ライトアドレス生成用組合せ回路部であり、その他図６
と同一符号のものは図６の同一符号部分に相当する部分
である。
【００１６】図２はライトアドレス生成用組合せ回路部
１００Ａの構成を説明するための概念図である。図２に
おいて、９１はリードアドレスＲＡが所定の値になって
いることを検出するための検出部、９２はリードアドレ
スＲＡから１を引く減算回路、９３はライトアドレスＷ
Ａのうちの所定の値を生成するための所定アドレス生成
回路、９４は検出部９１の出力に応じ減算回路９２と所
定アドレス生成回路９３の出力の選択を行うマルチプレ
クサである。また、減算回路９２と所定アドレス生成回
路９３とマルチプレクサ９４は演算部９５を形成する。
例えば、リードカウンタ部７として図１１に示す構成を
用いたとき、検出部９１はリードアドレスＲＡが「００
００」か否かを検出する。検出部９１が「００００」を
検出したとき、マルチプレクサ９４は所定アドレス生成
回路９３が生成する「１１０１」を出力する。検出部９
１が「００００」を検出しないとき、マルチプレクサ９
４は、減算回路９２で生成されるリードアドレスＲＡか
ら１を引いた値を出力する。
１００Ａの構成を説明するための概念図である。図２に
おいて、９１はリードアドレスＲＡが所定の値になって
いることを検出するための検出部、９２はリードアドレ
スＲＡから１を引く減算回路、９３はライトアドレスＷ
Ａのうちの所定の値を生成するための所定アドレス生成
回路、９４は検出部９１の出力に応じ減算回路９２と所
定アドレス生成回路９３の出力の選択を行うマルチプレ
クサである。また、減算回路９２と所定アドレス生成回
路９３とマルチプレクサ９４は演算部９５を形成する。
例えば、リードカウンタ部７として図１１に示す構成を
用いたとき、検出部９１はリードアドレスＲＡが「００
００」か否かを検出する。検出部９１が「００００」を
検出したとき、マルチプレクサ９４は所定アドレス生成
回路９３が生成する「１１０１」を出力する。検出部９
１が「００００」を検出しないとき、マルチプレクサ９
４は、減算回路９２で生成されるリードアドレスＲＡか
ら１を引いた値を出力する。
【００１７】図３は、このような概念に基づいて実際に
設計され、ライトアドレス生成用組合せ回路部１００Ａ
の構成の一例を示す論理図である。ただし、回路構成を
圧縮するため共通化されている部分が多くなり検出部９
１等の各部の関係の区別は不明瞭になっている。リード
カウンタ部７の構成としては、従来と同様に、図１１に
示す構成を有するリードカウンタ部７が用いられるもの
とする。リードカウンタ部７から出力されたリードアド
レスＲＡは入力端子１１６に与えられ、ライトアドレス
生成用組合せ回路部１００Ａの出力値は、ライトアドレ
スＷＡとして出力端子１１７から出力される。ライトア
ドレス生成用組合せ回路部１００Ａは、ライトアドレス
を生成するため、リードカウンタ部７の出力値が「００
００」以外の時はリードカウンタ部７の出力値よりも１
クロックだけ前の出力値と同じ値を出力し、リードカウ
ンタ部７の出力値が「００００」の場合にはそれに対応
する所定の値である「１１０１」を出力することによっ
て、リードカウンタ部７の出力から１クロック分ずれた
値を出力しつつ「００００」と「１１０１」の範囲の値
を順に出力する動作を繰り返す。
設計され、ライトアドレス生成用組合せ回路部１００Ａ
の構成の一例を示す論理図である。ただし、回路構成を
圧縮するため共通化されている部分が多くなり検出部９
１等の各部の関係の区別は不明瞭になっている。リード
カウンタ部７の構成としては、従来と同様に、図１１に
示す構成を有するリードカウンタ部７が用いられるもの
とする。リードカウンタ部７から出力されたリードアド
レスＲＡは入力端子１１６に与えられ、ライトアドレス
生成用組合せ回路部１００Ａの出力値は、ライトアドレ
スＷＡとして出力端子１１７から出力される。ライトア
ドレス生成用組合せ回路部１００Ａは、ライトアドレス
を生成するため、リードカウンタ部７の出力値が「００
００」以外の時はリードカウンタ部７の出力値よりも１
クロックだけ前の出力値と同じ値を出力し、リードカウ
ンタ部７の出力値が「００００」の場合にはそれに対応
する所定の値である「１１０１」を出力することによっ
て、リードカウンタ部７の出力から１クロック分ずれた
値を出力しつつ「００００」と「１１０１」の範囲の値
を順に出力する動作を繰り返す。
【００１８】ライトアドレス生成用組合せ回路部１００
Ａは、リードアドレスが「００００」であるか否かを検
出する検出部１１５を備えている。検出部１１５は、リ
ードアドレスの１桁目のビットと２桁目のビットとの否
定論理和を出力するＮＯＲゲート１０５と、ＮＯＲゲー
ト１０５の出力を反転するインバータ１０６と、インバ
ータ１０６の出力とリードアドレスの３桁目のビットと
の否定論理和を出力するＮＯＲゲート１０７と、リード
アドレスの４桁目のビットを反転するインバータ１０８
と、ＮＯＲゲート１０７の出力とインバータ１０８の出
力の否定論理積を出力するＮＡＮＤゲート１０９とを備
えて構成される。
Ａは、リードアドレスが「００００」であるか否かを検
出する検出部１１５を備えている。検出部１１５は、リ
ードアドレスの１桁目のビットと２桁目のビットとの否
定論理和を出力するＮＯＲゲート１０５と、ＮＯＲゲー
ト１０５の出力を反転するインバータ１０６と、インバ
ータ１０６の出力とリードアドレスの３桁目のビットと
の否定論理和を出力するＮＯＲゲート１０７と、リード
アドレスの４桁目のビットを反転するインバータ１０８
と、ＮＯＲゲート１０７の出力とインバータ１０８の出
力の否定論理積を出力するＮＡＮＤゲート１０９とを備
えて構成される。
【００１９】リードカウンタ部７が出力するリードアド
レスの１桁目のビットを反転するインバータ１０１の出
力がライトアドレスの１桁目のビットになる。リードア
ドレスの１桁目のビットに対しライトアドレスの１桁目
のビットを１クロック遅らせることができる。ＡＮＤゲ
ート１０２は、リードアドレスの１桁目のビットと２桁
目のビットとの論理積を出力する。ＡＮＤゲート１０３
は、ＮＡＮＤゲート１０９の出力とＮＯＲゲート１０５
の出力との論理積を出力する。つまり、ＡＮＤゲート１
０２の出力は、リードアドレスの１桁目と２桁目が共に
「１」の場合に「１」となる。ＡＮＤゲート１０３の出
力は、リードアドレスの１桁目と２桁目が共に「０」で
ある場合であって、「００００」を除き、「１」とな
る。これら、ＡＮＤゲート１０２，１０３の出力の論理
和をＯＲゲート１０４により取ることで、リードアドレ
スの１桁目と２桁目が同じ値の時に「１」を出力でき、
ライトアドレスの２桁目のビットを１クロック分遅らせ
ることができる。
レスの１桁目のビットを反転するインバータ１０１の出
力がライトアドレスの１桁目のビットになる。リードア
ドレスの１桁目のビットに対しライトアドレスの１桁目
のビットを１クロック遅らせることができる。ＡＮＤゲ
ート１０２は、リードアドレスの１桁目のビットと２桁
目のビットとの論理積を出力する。ＡＮＤゲート１０３
は、ＮＡＮＤゲート１０９の出力とＮＯＲゲート１０５
の出力との論理積を出力する。つまり、ＡＮＤゲート１
０２の出力は、リードアドレスの１桁目と２桁目が共に
「１」の場合に「１」となる。ＡＮＤゲート１０３の出
力は、リードアドレスの１桁目と２桁目が共に「０」で
ある場合であって、「００００」を除き、「１」とな
る。これら、ＡＮＤゲート１０２，１０３の出力の論理
和をＯＲゲート１０４により取ることで、リードアドレ
スの１桁目と２桁目が同じ値の時に「１」を出力でき、
ライトアドレスの２桁目のビットを１クロック分遅らせ
ることができる。
【００２０】ＡＮＤゲート１１０は、リードアドレスの
３桁目のビットとインバータ１０６の論理積を出力す
る。つまり、ＡＮＤゲート１１０は、リードアドレスの
３桁目のビットが「１」であるリードアドレスのうち１
桁目と２桁目のビットが共に「０」である場合を除いて
「１」を出力する。また、検出部１１５のＮＯＲゲート
２３の出力がリードアドレスの１〜３桁目が全て「０」
の時に「１」を出力するので、ＮＯＲゲート１１１とイ
ンバータ１１２とからなる回路がＡＮＤゲート１１０の
出力とＮＯＲゲート１０７の出力の論理和を出力するこ
とによって、リードアドレスの３桁目のビットに対しラ
イトアドレスの３桁目のビットを１クロック遅らせるこ
とができる。ＯＲゲート１１３は、ＮＯＲゲート１０７
の出力とインバータ１０８の出力の論理和をとることに
よって、リードアドレスの４桁目が「０」である場合に
加えて、「１０００」の場合にも「１」を出力する。Ｎ
ＡＮＤゲート１１４は、ＯＲゲート１１３が「１」を出
力するうちの「００００」の場合を除いて「０」を出力
する。これによって、リードアドレスの４桁目のビット
に対しライトアドレスの４桁目のビットを１クロック遅
らせることができる。
３桁目のビットとインバータ１０６の論理積を出力す
る。つまり、ＡＮＤゲート１１０は、リードアドレスの
３桁目のビットが「１」であるリードアドレスのうち１
桁目と２桁目のビットが共に「０」である場合を除いて
「１」を出力する。また、検出部１１５のＮＯＲゲート
２３の出力がリードアドレスの１〜３桁目が全て「０」
の時に「１」を出力するので、ＮＯＲゲート１１１とイ
ンバータ１１２とからなる回路がＡＮＤゲート１１０の
出力とＮＯＲゲート１０７の出力の論理和を出力するこ
とによって、リードアドレスの３桁目のビットに対しラ
イトアドレスの３桁目のビットを１クロック遅らせるこ
とができる。ＯＲゲート１１３は、ＮＯＲゲート１０７
の出力とインバータ１０８の出力の論理和をとることに
よって、リードアドレスの４桁目が「０」である場合に
加えて、「１０００」の場合にも「１」を出力する。Ｎ
ＡＮＤゲート１１４は、ＯＲゲート１１３が「１」を出
力するうちの「００００」の場合を除いて「０」を出力
する。これによって、リードアドレスの４桁目のビット
に対しライトアドレスの４桁目のビットを１クロック遅
らせることができる。
【００２１】以上のように、ライトアドレス生成用組合
せ回路部１００Ａは、Ｄフリップフロップ等の順序回路
を用いないので、従来のライトカウンタ部８に比べてそ
のことのみで回路規模を削減できるばかりでなく、検出
部と他の部分の共有化が容易になるため回路規模の削減
をさらに進めることができる場合がある。
せ回路部１００Ａは、Ｄフリップフロップ等の順序回路
を用いないので、従来のライトカウンタ部８に比べてそ
のことのみで回路規模を削減できるばかりでなく、検出
部と他の部分の共有化が容易になるため回路規模の削減
をさらに進めることができる場合がある。
【００２２】実施の形態２．図４はライトアドレス生成
用組合せ回路部１００Ａの構成の他の例を示す論理図で
ある。リードカウンタ部７の構成としては、従来と同様
に、図９に示す構成を有するリードカウンタ部７が用い
られるものとする。ライトアドレス生成用組合せ回路部
１００Ａは、ライトアドレスを生成するため、リードカ
ウンタ部７の出力値が「１１１１」以外の時はリードカ
ウンタ部７の出力値よりも１クロックだけ後の出力値と
同じ値を出力し、リードカウンタ部７の出力値が「００
００」の場合にはそれに対応する所定の値である「１１
１１」を出力することによって、リードカウンタ部７の
出力から１クロック分ずれた値を出力しつつ「０００
０」と「１１１１」の範囲の値を順に出力する動作を繰
り返す。しかし、リードカウンタ部７の出力が「０００
０」のとき、それから「１」を減算すると「１１１１」
になるように構成できるため、検出部において「０００
０」を検出しなくても、ライトアドレス生成用組合せ回
路部１００Ａは、リードアドレスに対し１クロック進ん
だ値をライトアドレスとするという機能だけで、ＦＩＦ
Ｏ動作を行わせるためのライトアドレスを生成すること
ができる。
用組合せ回路部１００Ａの構成の他の例を示す論理図で
ある。リードカウンタ部７の構成としては、従来と同様
に、図９に示す構成を有するリードカウンタ部７が用い
られるものとする。ライトアドレス生成用組合せ回路部
１００Ａは、ライトアドレスを生成するため、リードカ
ウンタ部７の出力値が「１１１１」以外の時はリードカ
ウンタ部７の出力値よりも１クロックだけ後の出力値と
同じ値を出力し、リードカウンタ部７の出力値が「００
００」の場合にはそれに対応する所定の値である「１１
１１」を出力することによって、リードカウンタ部７の
出力から１クロック分ずれた値を出力しつつ「０００
０」と「１１１１」の範囲の値を順に出力する動作を繰
り返す。しかし、リードカウンタ部７の出力が「０００
０」のとき、それから「１」を減算すると「１１１１」
になるように構成できるため、検出部において「０００
０」を検出しなくても、ライトアドレス生成用組合せ回
路部１００Ａは、リードアドレスに対し１クロック進ん
だ値をライトアドレスとするという機能だけで、ＦＩＦ
Ｏ動作を行わせるためのライトアドレスを生成すること
ができる。
【００２３】リードカウンタ部７から出力されたリード
アドレスＲＡは入力端子１２８に与えられ、ライトカウ
ンタ部８の出力値は、ライトアドレスＷＡとして出力端
子１２９から出力される。リードカウンタ部７が出力す
るリードアドレスの１桁目のビットを反転するインバー
タ１２０の出力がライトアドレスの１桁目のビットにな
る。リードアドレスの１桁目のビットに対しライトアド
レスの１桁目のビットを１クロック遅らせることができ
る。ＥＸＯＲゲート１２１は、リードアドレスの１桁目
のビットと２桁目のビットとの排他的論理和を出力す
る。つまり、リードアドレスの１桁目のビットと２桁目
のビットが同じ値の時に「０」を出力する。そのＥＸＯ
Ｒゲート１２１の出力をインバータ１２２で反転するこ
とによって、リードアドレスの２桁目のビットに対して
ライトアドレスの２桁目のビットを１クロック遅らせる
ことができる。
アドレスＲＡは入力端子１２８に与えられ、ライトカウ
ンタ部８の出力値は、ライトアドレスＷＡとして出力端
子１２９から出力される。リードカウンタ部７が出力す
るリードアドレスの１桁目のビットを反転するインバー
タ１２０の出力がライトアドレスの１桁目のビットにな
る。リードアドレスの１桁目のビットに対しライトアド
レスの１桁目のビットを１クロック遅らせることができ
る。ＥＸＯＲゲート１２１は、リードアドレスの１桁目
のビットと２桁目のビットとの排他的論理和を出力す
る。つまり、リードアドレスの１桁目のビットと２桁目
のビットが同じ値の時に「０」を出力する。そのＥＸＯ
Ｒゲート１２１の出力をインバータ１２２で反転するこ
とによって、リードアドレスの２桁目のビットに対して
ライトアドレスの２桁目のビットを１クロック遅らせる
ことができる。
【００２４】ＯＲゲート１２３は、リードアドレスの１
桁目のビットと２桁目の論理和をとることにより、ビッ
トリードアドレスの１桁目のビットと２桁目のビットが
共に「０」の場合にのみ「０」を出力する。ＮＯＲゲー
ト１２４は、リードアドレスの１桁目のビットと２桁目
の否定論理和をとることにより、ビットリードアドレス
の１桁目のビットと２桁目のビットが共に「０」の場合
にのみ「１」を出力する。従って、セレクタ１２５によ
って、リードアドレスの３桁目のビットが「１」になる
ときに切り替えることで、セレクタ１２５が出力するラ
イトアドレスの３桁目のビットをリードアドレスの３桁
目のビットに対し１クロック遅らせることができる。
桁目のビットと２桁目の論理和をとることにより、ビッ
トリードアドレスの１桁目のビットと２桁目のビットが
共に「０」の場合にのみ「０」を出力する。ＮＯＲゲー
ト１２４は、リードアドレスの１桁目のビットと２桁目
の否定論理和をとることにより、ビットリードアドレス
の１桁目のビットと２桁目のビットが共に「０」の場合
にのみ「１」を出力する。従って、セレクタ１２５によ
って、リードアドレスの３桁目のビットが「１」になる
ときに切り替えることで、セレクタ１２５が出力するラ
イトアドレスの３桁目のビットをリードアドレスの３桁
目のビットに対し１クロック遅らせることができる。
【００２５】ＮＯＲゲート１２６は、リードアドレスの
１桁目のビットとＥＸＯＲゲート１２１の出力とリード
アドレスの３桁目のビットの否定論理積をとることによ
って、リードアドレスの１〜３桁目のビットが全て
「０」のときに「１」を出力する。ＥＸＯＲゲート１２
７は、ＮＯＲゲート１２６の出力とリードアドレスの４
桁目のビットの排他的論理和をとることによって、リー
ドアドレスが「００００」のときに「１」を出力すると
ともにリードアドレスが「１０００」のときに「０」を
出力する。そのために、ＥＸＯＲゲート１２７が出力す
るライトアドレスの４桁目のビットはリードアドレスの
４桁目のビットに対し１クロック遅れる。
１桁目のビットとＥＸＯＲゲート１２１の出力とリード
アドレスの３桁目のビットの否定論理積をとることによ
って、リードアドレスの１〜３桁目のビットが全て
「０」のときに「１」を出力する。ＥＸＯＲゲート１２
７は、ＮＯＲゲート１２６の出力とリードアドレスの４
桁目のビットの排他的論理和をとることによって、リー
ドアドレスが「００００」のときに「１」を出力すると
ともにリードアドレスが「１０００」のときに「０」を
出力する。そのために、ＥＸＯＲゲート１２７が出力す
るライトアドレスの４桁目のビットはリードアドレスの
４桁目のビットに対し１クロック遅れる。
【００２６】以上のように、ライトアドレス生成用組合
せ回路部１００Ａは、Ｄフリップフロップ等の順序回路
を用いないので、従来のライトカウンタ部８に比べてそ
のことのみで回路規模を削減できるばかりでなく、各部
の共有化が容易になるため回路規模の削減をさらに進め
ることができる場合がある。
せ回路部１００Ａは、Ｄフリップフロップ等の順序回路
を用いないので、従来のライトカウンタ部８に比べてそ
のことのみで回路規模を削減できるばかりでなく、各部
の共有化が容易になるため回路規模の削減をさらに進め
ることができる場合がある。
【００２７】なお、上記実施の形態１，２において、リ
ードカウンタ部７が出力するリードアドレスを用いてラ
イトアドレスを生成するライトアドレス生成用組合せ回
路部１００Ａを構成したが、図５に示すＦＩＦＯ装置１
Ｂのように、ライトカウンタ部８が出力するライトアド
レスを用いてリードアドレスを生成するリードアドレス
生成用組合せ回路部１００Ｂを構成してもよく、上記実
施の形態１，２と同様の効果を奏する。ただし、その際
には、リードアドレス生成用組合せ回路部１００Ｂが出
力するリードアドレスはライトアドレスに所定の値を加
算したものとなる。また、上記実施の形態１，２ではリ
ードカウンタ部７またはライトカウンタ部８にアップカ
ウンタを用いたが、ダウンカウンタを用いてもよく、そ
の際にはリードカウンタ部７の出力に対しライトアドレ
ス生成用組合せ回路部１００Ａのアドレスの方が大きな
値、つまりリードアドレスに所定の値を加算することが
必要であり、またライトカウンタ部８の出力に対しライ
トアドレス生成用組合せ回路部１００Ｂのアドレスの方
が大きな値、つまりライトアドレスから所定の値を減算
することが必要である。また、上記実施の形態１では、
ライトアドレス生成用組合せ回路部１００Ａにおいて、
リードアドレスから引く値を１としたので、検出する値
が「００００」のみで済み、構成を簡単化する上では有
利であるが、リードアドレスから引く値を１以外の値と
してもライトアドレス生成用組合せ回路部１００Ａが構
成できないわけではない。この点については、リードア
ドレス生成用組合せ回路部１００Ｂを構成する場合にあ
っても同様である。
ードカウンタ部７が出力するリードアドレスを用いてラ
イトアドレスを生成するライトアドレス生成用組合せ回
路部１００Ａを構成したが、図５に示すＦＩＦＯ装置１
Ｂのように、ライトカウンタ部８が出力するライトアド
レスを用いてリードアドレスを生成するリードアドレス
生成用組合せ回路部１００Ｂを構成してもよく、上記実
施の形態１，２と同様の効果を奏する。ただし、その際
には、リードアドレス生成用組合せ回路部１００Ｂが出
力するリードアドレスはライトアドレスに所定の値を加
算したものとなる。また、上記実施の形態１，２ではリ
ードカウンタ部７またはライトカウンタ部８にアップカ
ウンタを用いたが、ダウンカウンタを用いてもよく、そ
の際にはリードカウンタ部７の出力に対しライトアドレ
ス生成用組合せ回路部１００Ａのアドレスの方が大きな
値、つまりリードアドレスに所定の値を加算することが
必要であり、またライトカウンタ部８の出力に対しライ
トアドレス生成用組合せ回路部１００Ｂのアドレスの方
が大きな値、つまりライトアドレスから所定の値を減算
することが必要である。また、上記実施の形態１では、
ライトアドレス生成用組合せ回路部１００Ａにおいて、
リードアドレスから引く値を１としたので、検出する値
が「００００」のみで済み、構成を簡単化する上では有
利であるが、リードアドレスから引く値を１以外の値と
してもライトアドレス生成用組合せ回路部１００Ａが構
成できないわけではない。この点については、リードア
ドレス生成用組合せ回路部１００Ｂを構成する場合にあ
っても同様である。
【００２８】
【発明の効果】以上説明したように、請求項１記載の発
明の半導体記憶装置によれば、従来用いられていたカウ
ンタに換えて使用する組み合わせ回路が、カウンタより
も構成を簡単化できるため、半導体記憶装置の構成を簡
素化できるという効果がある。
明の半導体記憶装置によれば、従来用いられていたカウ
ンタに換えて使用する組み合わせ回路が、カウンタより
も構成を簡単化できるため、半導体記憶装置の構成を簡
素化できるという効果がある。
【００２９】請求項２記載の発明の半導体記憶装置によ
れば、検出部と演算部で実現することにより、汎用性の
ある設計が可能になるという効果がある。
れば、検出部と演算部で実現することにより、汎用性の
ある設計が可能になるという効果がある。
【００３０】請求項３記載の発明の半導体記憶装置によ
れば、１だけ加算あるいは減算することで、検出部で検
出する第３の値を一つにできるので、構成の簡単化が容
易になるという効果がある。
れば、１だけ加算あるいは減算することで、検出部で検
出する第３の値を一つにできるので、構成の簡単化が容
易になるという効果がある。
【図１】 この発明の実施の形態１による半導体記憶装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図２】 実施の形態１によるライトアドレス生成用組
合せ回路部の構成を説明するための概念図である。
合せ回路部の構成を説明するための概念図である。
【図３】 実施の形態１によるライトアドレス生成用組
合せ回路部の構成を示す論理図である。
合せ回路部の構成を示す論理図である。
【図４】 実施の形態２によるライトアドレス生成用組
合せ回路部の構成を示す論理図である。
合せ回路部の構成を示す論理図である。
【図５】 この発明の半導体記憶装置の他の態様を示す
ブロック図である。
ブロック図である。
【図６】 従来の半導体記憶装置の構成を示すブロック
図である。
図である。
【図７】 図６のＲＡＭの動作を示すタイミングチャー
トである。
トである。
【図８】 従来のライトカウンタ部の構成の一例を示す
論理図である。
論理図である。
【図９】 従来のリードカウンタ部の構成の一例を示す
論理図である。
論理図である。
【図１０】 従来のライトカウンタ部の構成の他の例を
示す論理図である。
示す論理図である。
【図１１】 従来のリードカウンタ部の構成の他の例を
示す論理図である。
示す論理図である。
１，１Ａ，１Ｂ ＦＩＦＯ装置、７ リードカウンタ
部、８ ライトカウンタ部、１００Ａ ライトアドレス
生成用組合せ回路部、１００Ｂ リードアドレス生成用
組合せ回路部、１１５ 検出部。
部、８ ライトカウンタ部、１００Ａ ライトアドレス
生成用組合せ回路部、１００Ｂ リードアドレス生成用
組合せ回路部、１１５ 検出部。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１０月２８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】ＲＡＭ６に記憶されているデータのうち、
クロックｃｌｋの立ち下がる時刻ｔ１において与えられ
ているリードアドレスＲＡにおけるものがデータｄｏｕ
ｔとして読み出され、伝送元回路２から伝送されてきた
データｄｉｎは、クロックｃｌｋの立ち上がる時刻ｔ２
においてＲＡＭ６に与えられているライトアドレスＷＡ
に書き込まれる。ライトカウンタ部８の出力値は、リー
ドカウンタ部７の出力値よりも、例えば１つだけ小さく
なるように設定されている。この場合には、読み出しが
行われたリードアドレスと同じライトアドレスに次のク
ロックでアクセスすることができるので、ＲＡＭ６に書
き込まれているデータの中から古い順にデータが読み出
される。次に、ＦＩＦＯ装置が記憶するデータ数が２の
累乗になる場合におけるライトカウンタ部８およびリー
ドカウンタ部７の構成について、それぞれ図８および図
９を用いて説明する。ライトカウンタ部８は、例えば、
クロックｃｌｋを２分周するためのＤフリップフロップ
１０およびインバータ２０と、クロックｃｌｋを２分周
して得たＤフリップフロップ１０の出力と自己の１クロ
ック前の和出力との加算を行うハーフアダー１１と、ハ
ーフアダー１１の桁上げ出力と自己の１クロック前の和
出力との加算を行うハーフアダー１２と、ハーフアダー
１２の桁上げ出力と自己の１クロック前の和出力との加
算を行うハーフアダー１３と、それぞれ対応するハーフ
アダー１１〜１３の和出力を保持するためのＤフリップ
フロップ１７〜１９と、対応するＤフリップフロップ１
０，１７〜１９のリセットを行うための４つのＡＮＤゲ
ート２１，１４〜１６で構成されている。ライトカウン
タ部８の出力は、４ビットである。リセット信号ｒｓｔ
は、入力端子２３に与えられ、クロックｃｌｋは入力端
子２２に与えられる。ライトカウンタ部８の出力値は、
ライトアドレスとして出力端子２４から出力される。リ
セット信号ｒｓｔとインバータ２０の出力の論理積から
得られるＡＮＤゲート２１の出力は、Ｄフリップフロッ
プ１０のデータとして取り込まれる。インバータ２０は
Ｄフリップフロップ１０の出力を反転する。ＡＮＤゲー
ト１４〜１６は、全てその一方の入力にリセット信号ｒ
ｓｔが与えられ、その他方の入力にはそれぞれ対応する
ハーフアダー１１〜１３の出力が与えられる。
クロックｃｌｋの立ち下がる時刻ｔ１において与えられ
ているリードアドレスＲＡにおけるものがデータｄｏｕ
ｔとして読み出され、伝送元回路２から伝送されてきた
データｄｉｎは、クロックｃｌｋの立ち上がる時刻ｔ２
においてＲＡＭ６に与えられているライトアドレスＷＡ
に書き込まれる。ライトカウンタ部８の出力値は、リー
ドカウンタ部７の出力値よりも、例えば１つだけ小さく
なるように設定されている。この場合には、読み出しが
行われたリードアドレスと同じライトアドレスに次のク
ロックでアクセスすることができるので、ＲＡＭ６に書
き込まれているデータの中から古い順にデータが読み出
される。次に、ＦＩＦＯ装置が記憶するデータ数が２の
累乗になる場合におけるライトカウンタ部８およびリー
ドカウンタ部７の構成について、それぞれ図８および図
９を用いて説明する。ライトカウンタ部８は、例えば、
クロックｃｌｋを２分周するためのＤフリップフロップ
１０およびインバータ２０と、クロックｃｌｋを２分周
して得たＤフリップフロップ１０の出力と自己の１クロ
ック前の和出力との加算を行うハーフアダー１１と、ハ
ーフアダー１１の桁上げ出力と自己の１クロック前の和
出力との加算を行うハーフアダー１２と、ハーフアダー
１２の桁上げ出力と自己の１クロック前の和出力との加
算を行うハーフアダー１３と、それぞれ対応するハーフ
アダー１１〜１３の和出力を保持するためのＤフリップ
フロップ１７〜１９と、対応するＤフリップフロップ１
０，１７〜１９のリセットを行うための４つのＡＮＤゲ
ート２１，１４〜１６で構成されている。ライトカウン
タ部８の出力は、４ビットである。リセット信号ｒｓｔ
は、入力端子２３に与えられ、クロックｃｌｋは入力端
子２２に与えられる。ライトカウンタ部８の出力値は、
ライトアドレスとして出力端子２４から出力される。リ
セット信号ｒｓｔとインバータ２０の出力の論理積から
得られるＡＮＤゲート２１の出力は、Ｄフリップフロッ
プ１０のデータとして取り込まれる。インバータ２０は
Ｄフリップフロップ１０の出力を反転する。ＡＮＤゲー
ト１４〜１６は、全てその一方の入力にリセット信号ｒ
ｓｔが与えられ、その他方の入力にはそれぞれ対応する
ハーフアダー１１〜１３の出力が与えられる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】また、リードカウンタ部７は、例えばクロ
ックｃｌｋを２分周するためのＤフリップフロップ３０
およびＮＡＮＤゲート４２並びにインバータ４０，４１
と、クロックｃｌｋを２分周して得たＤフリップフロッ
プ３０の出力と自己の１クロック前の和出力との加算を
行うハーフアダー３１と、ハーフアダー３１の桁上げ出
力と自己の１クロック前の和出力との加算を行うハーフ
アダー３２と、ハーフアダー３２の桁上げ出力と自己の
１クロック前の和出力との加算を行うハーフアダー３３
と、それぞれ対応するハーフアダー３１〜３３の和出力
を保持するためのＤフリップフロップ３７〜３９と、対
応するＤフリップフロップ３０，３７〜３９のリセット
を行うための４つのＡＮＤゲート４２，３４〜３６で構
成されている。リードカウンタ部７の出力は、４ビット
である。リセット信号ｒｓｔは、入力端子４４に与えら
れ、クロックｃｌｋは入力端子４３に与えられる。リー
ドカウンタ部７の出力値は、リードアドレスとして出力
端子４５から出力される。リセット信号ｒｓｔとインバ
ータ４１の出力との否定論理積を取って得られるＮＡＮ
Ｄゲート４２の出力は、Ｄフリップフロップ３０のデー
タとなる。インバータ４０，４１はＤフリップフロップ
３０の出力をバッファする。ＡＮＤゲート３４〜３６の
一方の入力は、リセット信号ｒｓｔであり、他方の入力
はそれぞれ対応するハーフアダー３１〜３３の和出力で
ある。
ックｃｌｋを２分周するためのＤフリップフロップ３０
およびＮＡＮＤゲート４２並びにインバータ４０，４１
と、クロックｃｌｋを２分周して得たＤフリップフロッ
プ３０の出力と自己の１クロック前の和出力との加算を
行うハーフアダー３１と、ハーフアダー３１の桁上げ出
力と自己の１クロック前の和出力との加算を行うハーフ
アダー３２と、ハーフアダー３２の桁上げ出力と自己の
１クロック前の和出力との加算を行うハーフアダー３３
と、それぞれ対応するハーフアダー３１〜３３の和出力
を保持するためのＤフリップフロップ３７〜３９と、対
応するＤフリップフロップ３０，３７〜３９のリセット
を行うための４つのＡＮＤゲート４２，３４〜３６で構
成されている。リードカウンタ部７の出力は、４ビット
である。リセット信号ｒｓｔは、入力端子４４に与えら
れ、クロックｃｌｋは入力端子４３に与えられる。リー
ドカウンタ部７の出力値は、リードアドレスとして出力
端子４５から出力される。リセット信号ｒｓｔとインバ
ータ４１の出力との否定論理積を取って得られるＮＡＮ
Ｄゲート４２の出力は、Ｄフリップフロップ３０のデー
タとなる。インバータ４０，４１はＤフリップフロップ
３０の出力をバッファする。ＡＮＤゲート３４〜３６の
一方の入力は、リセット信号ｒｓｔであり、他方の入力
はそれぞれ対応するハーフアダー３１〜３３の和出力で
ある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】また、ＦＩＦＯ装置が記憶するデータ数が
２の累乗にならない場合におけるライトカウンタ部８お
よびリードカウンタ部７の構成について、それぞれ図１
０および図１１を用いて説明する。ライトカウンタ部８
は、例えば、クロックｃｌｋを２分周するためのＤフリ
ップフロップ５０並びにインバータ５１及びＡＮＤゲー
ト５２と、クロックｃｌｋを２分周して得たＤフリップ
フロップ５０の出力と自己の１クロック前の和出力との
加算を行うハーフアダー５３と、ハーフアダー５３の桁
上げ出力と自己の１クロック前の和出力との加算を行う
ハーフアダー５４と、ハーフアダー５４の桁上げ出力と
自己の１クロック前の和出力との加算を行うハーフアダ
ー５５と、否定されたハーフアダー５３の和出力を保持
するためのＤフリップフロップ５９と、それぞれ対応す
るハーフアダー５４，５５の和出力を保持するためのＤ
フリップフロップ６０，６１と、対応するＤフリップフ
ロップ５９〜６１のリセットを行うための３つのＡＮＤ
ゲート５６〜５８と、カウント値が所定の値、すなわち
「１１０１」を出力した場合にライトカウンタ部８をリ
セットするためのＮＡＮＤゲート６２とＡＮＤゲート６
３とで構成されている。ライトカウンタ部８の出力は、
４ビットである。リセット信号ｒｓｔは、入力端子６５
に与えられ、クロックｃｌｋは入力端子６４に与えられ
る。ライトカウンタ部８の出力値は、ライトアドレスと
して出力端子６６から出力される。ＡＮＤゲート５６〜
５８は、全てその一方の入力にＡＮＤゲート６３の出力
が与えられ、それぞれ他方の入力に対応するハーフアダ
ー５３〜５５の和出力が与えられ、それらの論理積を取
って得た出力を対応するＤフリップフロップ５９〜６１
の入力としている。また、Ｄフリップフロップ５０は、
ＡＮＤゲート５２の出力を入力として受ける。このＡＮ
Ｄゲート５２の出力は、ＡＮＤゲート６３の出力とイン
バータ５１の出力の論理積を取ることで生成される。Ａ
ＮＤゲート６３は、リセット信号ｒｓｔとＮＡＮＤゲー
ト６２の出力の論理積を出力とし、ＮＡＮＤゲート６２
は、Ｄフリップフロップ５０，６０，６１の出力とＤフ
リップフロップ５９の反転出力（ライトアドレスの２桁
目のビットの否定）の否定論理積を出力する。
２の累乗にならない場合におけるライトカウンタ部８お
よびリードカウンタ部７の構成について、それぞれ図１
０および図１１を用いて説明する。ライトカウンタ部８
は、例えば、クロックｃｌｋを２分周するためのＤフリ
ップフロップ５０並びにインバータ５１及びＡＮＤゲー
ト５２と、クロックｃｌｋを２分周して得たＤフリップ
フロップ５０の出力と自己の１クロック前の和出力との
加算を行うハーフアダー５３と、ハーフアダー５３の桁
上げ出力と自己の１クロック前の和出力との加算を行う
ハーフアダー５４と、ハーフアダー５４の桁上げ出力と
自己の１クロック前の和出力との加算を行うハーフアダ
ー５５と、否定されたハーフアダー５３の和出力を保持
するためのＤフリップフロップ５９と、それぞれ対応す
るハーフアダー５４，５５の和出力を保持するためのＤ
フリップフロップ６０，６１と、対応するＤフリップフ
ロップ５９〜６１のリセットを行うための３つのＡＮＤ
ゲート５６〜５８と、カウント値が所定の値、すなわち
「１１０１」を出力した場合にライトカウンタ部８をリ
セットするためのＮＡＮＤゲート６２とＡＮＤゲート６
３とで構成されている。ライトカウンタ部８の出力は、
４ビットである。リセット信号ｒｓｔは、入力端子６５
に与えられ、クロックｃｌｋは入力端子６４に与えられ
る。ライトカウンタ部８の出力値は、ライトアドレスと
して出力端子６６から出力される。ＡＮＤゲート５６〜
５８は、全てその一方の入力にＡＮＤゲート６３の出力
が与えられ、それぞれ他方の入力に対応するハーフアダ
ー５３〜５５の和出力が与えられ、それらの論理積を取
って得た出力を対応するＤフリップフロップ５９〜６１
の入力としている。また、Ｄフリップフロップ５０は、
ＡＮＤゲート５２の出力を入力として受ける。このＡＮ
Ｄゲート５２の出力は、ＡＮＤゲート６３の出力とイン
バータ５１の出力の論理積を取ることで生成される。Ａ
ＮＤゲート６３は、リセット信号ｒｓｔとＮＡＮＤゲー
ト６２の出力の論理積を出力とし、ＮＡＮＤゲート６２
は、Ｄフリップフロップ５０，６０，６１の出力とＤフ
リップフロップ５９の反転出力（ライトアドレスの２桁
目のビットの否定）の否定論理積を出力する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】また、リードカウンタ部７は、例えばクロ
ックｃｌｋを２分周するためのＤフリップフロップ７０
およびＮＡＮＤゲート７１と、クロックｃｌｋを２分周
して得たＤフリップフロップ７０の出力と自己の１クロ
ック前の和出力との加算を行うハーフアダー７２と、ハ
ーフアダー７２の桁上げ出力と自己の１クロック前の和
出力との加算を行うハーフアダー７３と、ハーフアダー
７３の桁上げ出力と自己の１クロック前の出力との排他
的論理和を出力するＥＸＯＲゲート７４と、それぞれ対
応するハーフアダー７２，７３の和出力およびＥＸＯＲ
ゲート７４の出力を保持するためのＤフリップフロップ
８０〜８２と、対応するＤフリップフロップ８０〜８２
のリセットを行うためのＡＮＤゲート７６〜７９および
ＮＡＮＤゲート７５とで構成されている。リードカウン
タ部７の出力は、４ビットである。なお、リードカウン
タ部７の出力値が所定の値、すなわち「１１０１」を出
力したときにＮＡＮＤゲート７５は「０」を出力してリ
ードカウンタ部７をリセットする。リセット信号ｒｓｔ
は、入力端子８４に与えられ、クロックｃｌｋは入力端
子８３に与えられる。リードカウンタ部７の出力値は、
リードアドレスとして出力端子８５から出力される。Ａ
ＮＤゲート７７〜７９は、全てその一方の入力にＡＮＤ
ゲート７６の出力が与えられ、それぞれ他方の入力にハ
ーフアダー７２の和出力、ハーフアダー７３の和出力、
ＥＸＯＲゲート７４の出力が与えられる。ＮＡＮＤゲー
ト７５は、Ｄフリップフロップ７０，８１，８２の出力
とＤフリップフロップ８０の反転出力（リードアドレス
の２桁目のビットの否定）の否定論理積を出力する。Ｄ
フリップフロップ７０のデータとしてリセット信号ｒｓ
ｔとＤフリップフロップ７０の出力の否定論理積から生
成されるＮＡＮＤゲート７１の出力が与えられる。
ックｃｌｋを２分周するためのＤフリップフロップ７０
およびＮＡＮＤゲート７１と、クロックｃｌｋを２分周
して得たＤフリップフロップ７０の出力と自己の１クロ
ック前の和出力との加算を行うハーフアダー７２と、ハ
ーフアダー７２の桁上げ出力と自己の１クロック前の和
出力との加算を行うハーフアダー７３と、ハーフアダー
７３の桁上げ出力と自己の１クロック前の出力との排他
的論理和を出力するＥＸＯＲゲート７４と、それぞれ対
応するハーフアダー７２，７３の和出力およびＥＸＯＲ
ゲート７４の出力を保持するためのＤフリップフロップ
８０〜８２と、対応するＤフリップフロップ８０〜８２
のリセットを行うためのＡＮＤゲート７６〜７９および
ＮＡＮＤゲート７５とで構成されている。リードカウン
タ部７の出力は、４ビットである。なお、リードカウン
タ部７の出力値が所定の値、すなわち「１１０１」を出
力したときにＮＡＮＤゲート７５は「０」を出力してリ
ードカウンタ部７をリセットする。リセット信号ｒｓｔ
は、入力端子８４に与えられ、クロックｃｌｋは入力端
子８３に与えられる。リードカウンタ部７の出力値は、
リードアドレスとして出力端子８５から出力される。Ａ
ＮＤゲート７７〜７９は、全てその一方の入力にＡＮＤ
ゲート７６の出力が与えられ、それぞれ他方の入力にハ
ーフアダー７２の和出力、ハーフアダー７３の和出力、
ＥＸＯＲゲート７４の出力が与えられる。ＮＡＮＤゲー
ト７５は、Ｄフリップフロップ７０，８１，８２の出力
とＤフリップフロップ８０の反転出力（リードアドレス
の２桁目のビットの否定）の否定論理積を出力する。Ｄ
フリップフロップ７０のデータとしてリセット信号ｒｓ
ｔとＤフリップフロップ７０の出力の否定論理積から生
成されるＮＡＮＤゲート７１の出力が与えられる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】ＡＮＤゲート１１０は、リードアドレスの
３桁目のビットとインバータ１０６の論理積を出力す
る。つまり、ＡＮＤゲート１１０は、リードアドレスの
３桁目のビットが「１」であるリードアドレスのうち１
桁目と２桁目のビットが共に「０」である場合を除いて
「１」を出力する。また、検出部１１５のＮＯＲゲート
１０７の出力がリードアドレスの１〜３桁目が全て
「０」の時に「１」を出力するので、ＮＯＲゲート１１
１とインバータ１１２とからなる回路がＡＮＤゲート１
１０の出力とＮＯＲゲート１０７の出力の論理和を出力
することによって、リードアドレスの３桁目のビットに
対しライトアドレスの３桁目のビットを１クロック遅ら
せることができる。ＯＲゲート１１３は、ＮＯＲゲート
１０７の出力とインバータ１０８の出力の論理和をとる
ことによって、リードアドレスの４桁目が「０」である
場合に加えて、「１０００」の場合にも「１」を出力す
る。ＮＡＮＤゲート１１４は、ＯＲゲート１１３が
「１」を出力するうちの「００００」の場合を除いて
「０」を出力する。これによって、リードアドレスの４
桁目のビットに対しライトアドレスの４桁目のビットを
１クロック遅らせることができる。
３桁目のビットとインバータ１０６の論理積を出力す
る。つまり、ＡＮＤゲート１１０は、リードアドレスの
３桁目のビットが「１」であるリードアドレスのうち１
桁目と２桁目のビットが共に「０」である場合を除いて
「１」を出力する。また、検出部１１５のＮＯＲゲート
１０７の出力がリードアドレスの１〜３桁目が全て
「０」の時に「１」を出力するので、ＮＯＲゲート１１
１とインバータ１１２とからなる回路がＡＮＤゲート１
１０の出力とＮＯＲゲート１０７の出力の論理和を出力
することによって、リードアドレスの３桁目のビットに
対しライトアドレスの３桁目のビットを１クロック遅ら
せることができる。ＯＲゲート１１３は、ＮＯＲゲート
１０７の出力とインバータ１０８の出力の論理和をとる
ことによって、リードアドレスの４桁目が「０」である
場合に加えて、「１０００」の場合にも「１」を出力す
る。ＮＡＮＤゲート１１４は、ＯＲゲート１１３が
「１」を出力するうちの「００００」の場合を除いて
「０」を出力する。これによって、リードアドレスの４
桁目のビットに対しライトアドレスの４桁目のビットを
１クロック遅らせることができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】実施の形態２．図４はライトアドレス生成
用組合せ回路部１００Ａの構成の他の例を示す論理図で
ある。リードカウンタ部７の構成としては、従来と同様
に、図９に示す構成を有するリードカウンタ部７が用い
られるものとする。ライトアドレス生成用組合せ回路部
１００Ａは、ライトアドレスを生成するため、リードカ
ウンタ部７の出力値が「００００」以外の時はリードカ
ウンタ部７の出力値よりも１クロックだけ後の出力値と
同じ値を出力し、リードカウンタ部７の出力値が「００
００」の場合にはそれに対応する所定の値である「１１
１１」を出力することによって、リードカウンタ部７の
出力から１クロック分ずれた値を出力しつつ「０００
０」と「１１１１」の範囲の値を順に出力する動作を繰
り返す。しかし、リードカウンタ部７の出力が「０００
０」のとき、それから「１」を減算すると「１１１１」
になるように構成できるため、検出部において「０００
０」を検出しなくても、ライトアドレス生成用組合せ回
路部１００Ａは、リードアドレスに対し１クロック進ん
だ値をライトアドレスとするという機能だけで、ＦＩＦ
Ｏ動作を行わせるためのライトアドレスを生成すること
ができる。
用組合せ回路部１００Ａの構成の他の例を示す論理図で
ある。リードカウンタ部７の構成としては、従来と同様
に、図９に示す構成を有するリードカウンタ部７が用い
られるものとする。ライトアドレス生成用組合せ回路部
１００Ａは、ライトアドレスを生成するため、リードカ
ウンタ部７の出力値が「００００」以外の時はリードカ
ウンタ部７の出力値よりも１クロックだけ後の出力値と
同じ値を出力し、リードカウンタ部７の出力値が「００
００」の場合にはそれに対応する所定の値である「１１
１１」を出力することによって、リードカウンタ部７の
出力から１クロック分ずれた値を出力しつつ「０００
０」と「１１１１」の範囲の値を順に出力する動作を繰
り返す。しかし、リードカウンタ部７の出力が「０００
０」のとき、それから「１」を減算すると「１１１１」
になるように構成できるため、検出部において「０００
０」を検出しなくても、ライトアドレス生成用組合せ回
路部１００Ａは、リードアドレスに対し１クロック進ん
だ値をライトアドレスとするという機能だけで、ＦＩＦ
Ｏ動作を行わせるためのライトアドレスを生成すること
ができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】ＯＲゲート１２３は、リードアドレスの１
桁目のビットと２桁目のビットの論理和をとることによ
り、リードアドレスの１桁目のビットと２桁目のビット
が共に「０」の場合にのみ「０」を出力する。ＮＯＲゲ
ート１２４は、リードアドレスの１桁目のビットと２桁
目のビットの否定論理和をとることにより、リードアド
レスの１桁目のビットと２桁目のビットが共に「０」の
場合にのみ「１」を出力する。従って、セレクタ１２５
によって、リードアドレスの３桁目のビットが「１」に
なるときに切り替えることで、セレクタ１２５が出力す
るライトアドレスの３桁目のビットをリードアドレスの
３桁目のビットに対し１クロック遅らせることができ
る。
桁目のビットと２桁目のビットの論理和をとることによ
り、リードアドレスの１桁目のビットと２桁目のビット
が共に「０」の場合にのみ「０」を出力する。ＮＯＲゲ
ート１２４は、リードアドレスの１桁目のビットと２桁
目のビットの否定論理和をとることにより、リードアド
レスの１桁目のビットと２桁目のビットが共に「０」の
場合にのみ「１」を出力する。従って、セレクタ１２５
によって、リードアドレスの３桁目のビットが「１」に
なるときに切り替えることで、セレクタ１２５が出力す
るライトアドレスの３桁目のビットをリードアドレスの
３桁目のビットに対し１クロック遅らせることができ
る。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】ＮＯＲゲート１２６は、リードアドレスの
１桁目のビットとＥＸＯＲゲート１２１の出力とリード
アドレスの３桁目のビットの否定論理和をとることによ
って、リードアドレスの１〜３桁目のビットが全て
「０」のときに「１」を出力する。ＥＸＯＲゲート１２
７は、ＮＯＲゲート１２６の出力とリードアドレスの４
桁目のビットの排他的論理和をとることによって、リー
ドアドレスが「００００」のときに「１」を出力すると
ともにリードアドレスが「１０００」のときに「０」を
出力する。そのために、ＥＸＯＲゲート１２７が出力す
るライトアドレスの４桁目のビットはリードアドレスの
４桁目のビットに対し１クロック遅れる。
１桁目のビットとＥＸＯＲゲート１２１の出力とリード
アドレスの３桁目のビットの否定論理和をとることによ
って、リードアドレスの１〜３桁目のビットが全て
「０」のときに「１」を出力する。ＥＸＯＲゲート１２
７は、ＮＯＲゲート１２６の出力とリードアドレスの４
桁目のビットの排他的論理和をとることによって、リー
ドアドレスが「００００」のときに「１」を出力すると
ともにリードアドレスが「１０００」のときに「０」を
出力する。そのために、ＥＸＯＲゲート１２７が出力す
るライトアドレスの４桁目のビットはリードアドレスの
４桁目のビットに対し１クロック遅れる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】なお、上記実施の形態１，２において、リ
ードカウンタ部７が出力するリードアドレスを用いてラ
イトアドレスを生成するライトアドレス生成用組合せ回
路部１００Ａを構成したが、図５に示すＦＩＦＯ装置１
Ｂのように、ライトカウンタ部８が出力するライトアド
レスを用いてリードアドレスを生成するリードアドレス
生成用組合せ回路部１００Ｂを構成してもよく、上記実
施の形態１，２と同様の効果を奏する。ただし、その際
には、リードアドレス生成用組合せ回路部１００Ｂが出
力するリードアドレスはライトアドレスに所定の値を加
算したものとなる。また、上記実施の形態１，２ではリ
ードカウンタ部７またはライトカウンタ部８にアップカ
ウンタを用いたが、ダウンカウンタを用いてもよく、そ
の際にはリードカウンタ部７の出力に対しライトアドレ
ス生成用組合せ回路部１００Ａのアドレスの方が大きな
値、つまりリードアドレスに所定の値を加算することが
必要であり、またライトカウンタ部８の出力に対しリー
ドアドレス生成用組合せ回路部１００Ｂのアドレスの方
が小さな値、つまりライトアドレスから所定の値を減算
することが必要である。また、上記実施の形態１では、
ライトアドレス生成用組合せ回路部１００Ａにおいて、
リードアドレスから引く値を１としたので、検出する値
が「００００」のみで済み、構成を簡単化する上では有
利であるが、リードアドレスから引く値を１以外の値と
してもライトアドレス生成用組合せ回路部１００Ａが構
成できないわけではない。この点については、リードア
ドレス生成用組合せ回路部１００Ｂを構成する場合にあ
っても同様である。
ードカウンタ部７が出力するリードアドレスを用いてラ
イトアドレスを生成するライトアドレス生成用組合せ回
路部１００Ａを構成したが、図５に示すＦＩＦＯ装置１
Ｂのように、ライトカウンタ部８が出力するライトアド
レスを用いてリードアドレスを生成するリードアドレス
生成用組合せ回路部１００Ｂを構成してもよく、上記実
施の形態１，２と同様の効果を奏する。ただし、その際
には、リードアドレス生成用組合せ回路部１００Ｂが出
力するリードアドレスはライトアドレスに所定の値を加
算したものとなる。また、上記実施の形態１，２ではリ
ードカウンタ部７またはライトカウンタ部８にアップカ
ウンタを用いたが、ダウンカウンタを用いてもよく、そ
の際にはリードカウンタ部７の出力に対しライトアドレ
ス生成用組合せ回路部１００Ａのアドレスの方が大きな
値、つまりリードアドレスに所定の値を加算することが
必要であり、またライトカウンタ部８の出力に対しリー
ドアドレス生成用組合せ回路部１００Ｂのアドレスの方
が小さな値、つまりライトアドレスから所定の値を減算
することが必要である。また、上記実施の形態１では、
ライトアドレス生成用組合せ回路部１００Ａにおいて、
リードアドレスから引く値を１としたので、検出する値
が「００００」のみで済み、構成を簡単化する上では有
利であるが、リードアドレスから引く値を１以外の値と
してもライトアドレス生成用組合せ回路部１００Ａが構
成できないわけではない。この点については、リードア
ドレス生成用組合せ回路部１００Ｂを構成する場合にあ
っても同様である。
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
Claims (3)
- 【請求項１】 クロックに応じてライトアドレスにデー
タを書き込むことおよびリードアドレスからデータを読
み出す記憶部を備える先入れ先出し方式の半導体記憶装
置において、 前記ライトアドレスまたは前記リードアドレスを生成す
るためにクロックをカウントして第１の値と第２の値の
間で循環して値を順に出力する動作を繰り返すカウンタ
部と、 前記ライトアドレスまたは前記リードアドレスのうちの
前記カウンタ部で生成されない方のアドレスとして、所
定のクロック数だけ前の前記カウンタ部の出力値と同じ
値を生成する組合せ回路部とを備える半導体記憶装置。 - 【請求項２】 前記組合せ回路部は、 前記カウンタ部の出力値が前記第１の値と前記第２の値
の間に在る所定の第３の値であることを検出する検出部
と、 前記検出部が前記第３の値を検出しないときは、前記カ
ウンタ部の出力値と第４の値との演算によって前記所定
のクロック数分ずれたときの値を生成し、前記検出部が
前記第３の値を検出したときは、前記第１の値と前記第
２の値の間に在る所定の第５の値を生成する演算部とを
備える、請求項１記載の半導体記憶装置。 - 【請求項３】 前記第４の値は１であることを特徴とす
る、請求項２記載の半導体記憶装置。
Priority Applications (4)
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|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9200097A JPH1145562A (ja) | 1997-07-25 | 1997-07-25 | 半導体記憶装置 |
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Family
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Family Applications (1)
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|---|---|---|---|
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