JP2694408B2 - スタッフ要求検出回路 - Google Patents
スタッフ要求検出回路Info
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- JP2694408B2 JP2694408B2 JP4041054A JP4105492A JP2694408B2 JP 2694408 B2 JP2694408 B2 JP 2694408B2 JP 4041054 A JP4041054 A JP 4041054A JP 4105492 A JP4105492 A JP 4105492A JP 2694408 B2 JP2694408 B2 JP 2694408B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は新同期多重変換装置の伝
送路側におけるフレームから装置側におけるフレームへ
の乗換えの際の伝送路でのジッタを吸収するためのスタ
ッフ要求検出回路に関する。
送路側におけるフレームから装置側におけるフレームへ
の乗換えの際の伝送路でのジッタを吸収するためのスタ
ッフ要求検出回路に関する。
【０００２】
【従来の技術】新同期多重変換装置では先入れ先出しメ
モリでありまたバッファメモリとしても機能するエラス
ティックストア(ES)を用いて信号の伝送路側におけるフ
レームから装置内におけるフレームへのデータの乗換え
を行う。この際に装置側では伝送路側でのフレームのジ
ッタを吸収して装置内へ取り込む。
モリでありまたバッファメモリとしても機能するエラス
ティックストア(ES)を用いて信号の伝送路側におけるフ
レームから装置内におけるフレームへのデータの乗換え
を行う。この際に装置側では伝送路側でのフレームのジ
ッタを吸収して装置内へ取り込む。
【０００３】図１は新同期多重変換装置のそのような処
理を行う部分の構成を模式的に示すブロック図である。
理を行う部分の構成を模式的に示すブロック図である。
【０００４】図１において参照符号１にて示されている
ESは上述のエラスティックストアであり、伝送路からの
主信号入力を一旦取り込んで通常の位相差で主信号出力
として装置内へ出力する。このエラスティックストア１
への主信号入力の書込みはWCTRとして示されている書込
みカウンタ２が発生する書込みアドレスWAddに従って行
われる。一方、エラスティックストア１からの主信号出
力の読出しはRCTRとして示されている読出しカウンタ３
が発生する読出しアドレスRAddに従って行われる。従っ
て、両カウンタ２, ３がそれぞれ出力する書込みアドレ
スWAddと読出しアドレスRAddとの位相差を図１にPCとし
て示されている位相比較器４にて検出すればエラスティ
ックストア１への主信号入力と主信号出力とのズレが検
出可能である。このズレの量が前述の通常の位相差とな
るように調整するため、エラスティックストア１からの
データの読出を早めたり、あるいは遅らせたりする制御
が必要になる。
ESは上述のエラスティックストアであり、伝送路からの
主信号入力を一旦取り込んで通常の位相差で主信号出力
として装置内へ出力する。このエラスティックストア１
への主信号入力の書込みはWCTRとして示されている書込
みカウンタ２が発生する書込みアドレスWAddに従って行
われる。一方、エラスティックストア１からの主信号出
力の読出しはRCTRとして示されている読出しカウンタ３
が発生する読出しアドレスRAddに従って行われる。従っ
て、両カウンタ２, ３がそれぞれ出力する書込みアドレ
スWAddと読出しアドレスRAddとの位相差を図１にPCとし
て示されている位相比較器４にて検出すればエラスティ
ックストア１への主信号入力と主信号出力とのズレが検
出可能である。このズレの量が前述の通常の位相差とな
るように調整するため、エラスティックストア１からの
データの読出を早めたり、あるいは遅らせたりする制御
が必要になる。
【０００５】このフレーム乗換えの際のエラスティック
ストア１への伝送路側からの信号の書込みと装置内への
信号の読出との調整量をスタッフと称し、表１に示され
ているように、伝送路側から装置内に入力される信号量
が装置内へ出力されている信号量より少ない場合にポジ
ティブスタッフ(PSTF)が、逆の場合にネガティブスタッ
フ(NSTF)がそれぞれ要求される。換言すれば、位相比較
器４はスタッフ要求検出回路として機能する。
ストア１への伝送路側からの信号の書込みと装置内への
信号の読出との調整量をスタッフと称し、表１に示され
ているように、伝送路側から装置内に入力される信号量
が装置内へ出力されている信号量より少ない場合にポジ
ティブスタッフ(PSTF)が、逆の場合にネガティブスタッ
フ(NSTF)がそれぞれ要求される。換言すれば、位相比較
器４はスタッフ要求検出回路として機能する。
【０００６】
【表１】
【０００７】ところで、エラスティックストア１の奥行
き（データの格納可能ワード数）が２n (但し、ｎ＝1,
2, 3 …) である場合には位相比較器４は図２のブロッ
ク図に示されているように比較的簡素に構成することが
可能である。
き（データの格納可能ワード数）が２n (但し、ｎ＝1,
2, 3 …) である場合には位相比較器４は図２のブロッ
ク図に示されているように比較的簡素に構成することが
可能である。
【０００８】図２において、参照符号11は減算器であ
り、書込みカウンタ２から出力されている書込みアドレ
スWAddが入力端子Ａに、また読出しカウンタ３から出力
されている読出しアドレスRAddが入力端子Ｂにそれぞれ
入力されており、両者の減算結果（Ａ−Ｂ）、即ち位相
差Ｓが出力端子Ｃから出力される。この減算器11からの
出力である位相差Ｓは比較器12の入力端子Ａに入力され
る。また比較器12の入力端子Ｂには装置内外での通常の
位相差Ｙが入力されており、比較器12は両入力端子Ａ，
Ｂに入力される実際の位相差Ｓと通常の位相差Ｙとを比
較する。この比較器12による比較結果は出力端子Ｃ及び
Ｄから上述の表１に示されているように出力される。
り、書込みカウンタ２から出力されている書込みアドレ
スWAddが入力端子Ａに、また読出しカウンタ３から出力
されている読出しアドレスRAddが入力端子Ｂにそれぞれ
入力されており、両者の減算結果（Ａ−Ｂ）、即ち位相
差Ｓが出力端子Ｃから出力される。この減算器11からの
出力である位相差Ｓは比較器12の入力端子Ａに入力され
る。また比較器12の入力端子Ｂには装置内外での通常の
位相差Ｙが入力されており、比較器12は両入力端子Ａ，
Ｂに入力される実際の位相差Ｓと通常の位相差Ｙとを比
較する。この比較器12による比較結果は出力端子Ｃ及び
Ｄから上述の表１に示されているように出力される。
【０００９】しかし、エラスティックストア１の奥行き
が２n でない場合には位相比較器４の構成は図３のブロ
ック図に示されているようになる。図３において、参照
符号11及び12は上述の図２に示されている減算器及び比
較器と全く同様であり、減算器11の入力端子Ａへの入力
信号以外は入出力信号も全く同様である。
が２n でない場合には位相比較器４の構成は図３のブロ
ック図に示されているようになる。図３において、参照
符号11及び12は上述の図２に示されている減算器及び比
較器と全く同様であり、減算器11の入力端子Ａへの入力
信号以外は入出力信号も全く同様である。
【００１０】減算器11の入力端子Ａへの入力信号は書込
みアドレスWAddそのままであるかまたは書込みアドレス
WAddにエラスティックストア１の奥行きＸを加算器14に
て加算した信号である。この加算器14によりＸを加算す
るか否かは比較器13の比較結果により選択される。具体
的には、比較器13へは書込みアドレスWAddが入力端子Ａ
に、読出しアドレスRAddが入力端子Ｂにそれぞれ入力さ
れており、書込みアドレスWAddが読出しアドレスRAddよ
り小さい場合にのみ出力端子Ｃから出力される信号によ
り加算器14は加算処理を実行する。これにより、書込み
アドレスWAddにエラスティックストア１の奥行きが加算
された上で読出しアドレスRAddが差し引かれるので、減
算器11による減算結果が負になることはない。この減算
結果が通常の位相差Ｙと比較されてポジティブスタッフ
(PSTF)またはネガティブスタッフ(NSTF)が検出される。
みアドレスWAddそのままであるかまたは書込みアドレス
WAddにエラスティックストア１の奥行きＸを加算器14に
て加算した信号である。この加算器14によりＸを加算す
るか否かは比較器13の比較結果により選択される。具体
的には、比較器13へは書込みアドレスWAddが入力端子Ａ
に、読出しアドレスRAddが入力端子Ｂにそれぞれ入力さ
れており、書込みアドレスWAddが読出しアドレスRAddよ
り小さい場合にのみ出力端子Ｃから出力される信号によ
り加算器14は加算処理を実行する。これにより、書込み
アドレスWAddにエラスティックストア１の奥行きが加算
された上で読出しアドレスRAddが差し引かれるので、減
算器11による減算結果が負になることはない。この減算
結果が通常の位相差Ｙと比較されてポジティブスタッフ
(PSTF)またはネガティブスタッフ(NSTF)が検出される。
【００１１】換言すれば、図３に示されている位相比較
器４は、書込みアドレスWAddが読出しアドレスRAddより
大きい場合及び等しい場合には加算器14による加算は行
われずに図２に示されている位相比較器４と全く同様の
構成になるが、比較器13による比較処理の時間が必要で
ある。また、書込みアドレスWAddが読出しアドレスRAdd
よりも小さい場合には比較器13による比較処理と加算器
14による加算処理とが必要である。
器４は、書込みアドレスWAddが読出しアドレスRAddより
大きい場合及び等しい場合には加算器14による加算は行
われずに図２に示されている位相比較器４と全く同様の
構成になるが、比較器13による比較処理の時間が必要で
ある。また、書込みアドレスWAddが読出しアドレスRAdd
よりも小さい場合には比較器13による比較処理と加算器
14による加算処理とが必要である。
【００１２】図４は上述の図３のブロック図に示されて
いる位相比較器４、即ちスタッフ要求検出回路の構成を
具体化した回路図を示している。ここでは、読出しアド
レスRAdd及び書込みアドレスWAddが共に４ビットであ
り、エラスティックストア１の奥行きＸが10ワードであ
り、更に通常の位相差Ｙが４である場合の具体的回路構
成を示している。
いる位相比較器４、即ちスタッフ要求検出回路の構成を
具体化した回路図を示している。ここでは、読出しアド
レスRAdd及び書込みアドレスWAddが共に４ビットであ
り、エラスティックストア１の奥行きＸが10ワードであ
り、更に通常の位相差Ｙが４である場合の具体的回路構
成を示している。
【００１３】図４においては、書込みアドレスWAddの各
ビットはW0, W1, W2, W3にて、読出しアドレスRAddの各
ビットはR0, R1, R2, R3にてそれぞれ示されている。な
お、減算器11は読出しアドレスRAddを反転するインバー
タ111 と、加算器14からの出力とインバータ111 からの
出力を入力する加算器110 とで構成されている。また、
比較器13から出力されている信号SLIPは読出しアドレス
RAddと書込みアドレスWAddとの差、即ち位相差を示して
いる。
ビットはW0, W1, W2, W3にて、読出しアドレスRAddの各
ビットはR0, R1, R2, R3にてそれぞれ示されている。な
お、減算器11は読出しアドレスRAddを反転するインバー
タ111 と、加算器14からの出力とインバータ111 からの
出力を入力する加算器110 とで構成されている。また、
比較器13から出力されている信号SLIPは読出しアドレス
RAddと書込みアドレスWAddとの差、即ち位相差を示して
いる。
【００１４】
【発明が解決しようとする課題】以上に説明したよう
に、図３に示されているスタッフ要求検出回路としての
位相比較器４は図２に示されているそれに比して遅延時
間が大きくなるので、多数のチャネルを多重して処理を
行う場合のように高速処理が要求される装置には不向き
である。またこの種の装置は LSI化されるのが通常であ
るため、比較器13及び加算器14を構成するベーシックセ
ル数が多くなる分だけ実回路の構成上も不利になる。
に、図３に示されているスタッフ要求検出回路としての
位相比較器４は図２に示されているそれに比して遅延時
間が大きくなるので、多数のチャネルを多重して処理を
行う場合のように高速処理が要求される装置には不向き
である。またこの種の装置は LSI化されるのが通常であ
るため、比較器13及び加算器14を構成するベーシックセ
ル数が多くなる分だけ実回路の構成上も不利になる。
【００１５】本発明は以上のような事情に鑑みてなされ
たものであり、回路構成を複雑化することなしに遅延時
間を短縮すると共に、回路を構成するベーシックセル数
を削減し得るスタッフ要求検出回路の提供を目的とす
る。
たものであり、回路構成を複雑化することなしに遅延時
間を短縮すると共に、回路を構成するベーシックセル数
を削減し得るスタッフ要求検出回路の提供を目的とす
る。
【００１６】
【課題を解決するための手段】図５は本発明のスタッフ
要求検出回路の原理構成を示すブロック図である。図５
に示されているように本発明のスタッフ要求検出回路
は、書込みアドレスWAddから読出しアドレスRAddを減算
し、減算結果とその正負符号とを出力する減算器21と、
この減算器21が出力する正負符号に応じて、具体的には
正負符号が正である場合に書込みアドレスWAddと読出し
アドレスRAddとの通常位相差Ｙの負数−Ｙを、負である
場合にメモリの奥行きＸと通常位相差Ｙとの差Ｘ−Ｙを
それぞれ選択して減算器21が出力する減算結果とを加算
する演算器22と、この演算器22の加算結果とそのキャリ
ー出力とを入力してポジティブスタッフ(PSTF)またはネ
ガティブスタッフ(NSTF)のいずれが要求されているかを
判定する判定器23とを備えている。
要求検出回路の原理構成を示すブロック図である。図５
に示されているように本発明のスタッフ要求検出回路
は、書込みアドレスWAddから読出しアドレスRAddを減算
し、減算結果とその正負符号とを出力する減算器21と、
この減算器21が出力する正負符号に応じて、具体的には
正負符号が正である場合に書込みアドレスWAddと読出し
アドレスRAddとの通常位相差Ｙの負数−Ｙを、負である
場合にメモリの奥行きＸと通常位相差Ｙとの差Ｘ−Ｙを
それぞれ選択して減算器21が出力する減算結果とを加算
する演算器22と、この演算器22の加算結果とそのキャリ
ー出力とを入力してポジティブスタッフ(PSTF)またはネ
ガティブスタッフ(NSTF)のいずれが要求されているかを
判定する判定器23とを備えている。
【００１７】
【作用】本発明のスタッフ要求検出回路では、減算器21
により書込みアドレスWAddから読出しアドレスRAddが減
算されて減算結果とその正負符号とが出力され、この出
力された正負符号が正である場合に書込みアドレスWAdd
と読出しアドレスRAddとの通常位相差Ｙの負数−Ｙが、
負である場合にメモリの奥行きＸと通常位相差Ｙとの差
Ｘ−Ｙがそれぞれ演算器22により減算器21が出力する減
算結果と加算されて加算結果とそのキャリー出力とが出
力される。そして、演算器22の演算結果に基づいてスタ
ッフ要求があるか否かが、スタッフ要求がある場合には
演算器22のキャリー出力によりいずれのスタッフ要求で
あるかが判定器23により判定され、最終的にポジティブ
スタッフ(PSTF)またはネガティブスタッフ(NSTF)のいず
れが要求されているか、あるいはいずれも要求されてい
ないかが検出される。
により書込みアドレスWAddから読出しアドレスRAddが減
算されて減算結果とその正負符号とが出力され、この出
力された正負符号が正である場合に書込みアドレスWAdd
と読出しアドレスRAddとの通常位相差Ｙの負数−Ｙが、
負である場合にメモリの奥行きＸと通常位相差Ｙとの差
Ｘ−Ｙがそれぞれ演算器22により減算器21が出力する減
算結果と加算されて加算結果とそのキャリー出力とが出
力される。そして、演算器22の演算結果に基づいてスタ
ッフ要求があるか否かが、スタッフ要求がある場合には
演算器22のキャリー出力によりいずれのスタッフ要求で
あるかが判定器23により判定され、最終的にポジティブ
スタッフ(PSTF)またはネガティブスタッフ(NSTF)のいず
れが要求されているか、あるいはいずれも要求されてい
ないかが検出される。
【００１８】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
いて詳述する。
【００１９】図６のブロック図に本発明のスタッフ要求
検出回路の一実施例を示す。図６において、参照符号21
は減算器であり、22はセレクタ221 及び加算器222 にて
構成される演算器、23は”０”検出回路231, 2入力の A
NDゲート232 及びインバータ233 で構成される判定器23
である。
検出回路の一実施例を示す。図６において、参照符号21
は減算器であり、22はセレクタ221 及び加算器222 にて
構成される演算器、23は”０”検出回路231, 2入力の A
NDゲート232 及びインバータ233 で構成される判定器23
である。
【００２０】減算器21の入力端子Ａには書込みアドレス
WAddが、入力端子Ｂには読出しアドレスRAddがそれぞれ
入力されている。減算器21は書込みアドレスWAddから読
出しアドレスRAddを減算し、その結果（Ａ−Ｂ）を出力
端子Ｃから出力すると共に、出力端子Sin からは減算結
果の符号 (正負) が出力される。減算器21の出力端子Ｃ
からの出力は演算器22を構成する加算器222 の入力端子
Ｂに入力されており、また出力端子Sin からの出力は演
算器22を構成するセレクタ221 にそのセレクト信号とし
て入力されている。
WAddが、入力端子Ｂには読出しアドレスRAddがそれぞれ
入力されている。減算器21は書込みアドレスWAddから読
出しアドレスRAddを減算し、その結果（Ａ−Ｂ）を出力
端子Ｃから出力すると共に、出力端子Sin からは減算結
果の符号 (正負) が出力される。減算器21の出力端子Ｃ
からの出力は演算器22を構成する加算器222 の入力端子
Ｂに入力されており、また出力端子Sin からの出力は演
算器22を構成するセレクタ221 にそのセレクト信号とし
て入力されている。
【００２１】セレクタ221 のセレクト信号”１”により
選択される入力端子には通常の位相差”Ｙ”の負数”−
Ｙ”が、セレクト信号”０”により選択される入力端子
にはエラスティックストアの奥行きと通常の位相差との
差”Ｘ−Ｙ”がそれぞれ入力されている。このセレクタ
221 からの出力である”−Ｙ”または”Ｘ−Ｙ”が加算
器222 の入力端子Ａに入力されている。
選択される入力端子には通常の位相差”Ｙ”の負数”−
Ｙ”が、セレクト信号”０”により選択される入力端子
にはエラスティックストアの奥行きと通常の位相差との
差”Ｘ−Ｙ”がそれぞれ入力されている。このセレクタ
221 からの出力である”−Ｙ”または”Ｘ−Ｙ”が加算
器222 の入力端子Ａに入力されている。
【００２２】加算器222 は両入力端子Ａ，Ｂへの入力を
加算し、その結果（Ａ＋Ｂ）を出力端子Ｃから出力し、
キャリーをキャリー出力端子COから出力する。加算器22
2 のキャリー出力端子COからのキャリー出力は判定器23
を構成するインバータ233 により反転されてポジティブ
スタッフ(PSTF)として出力され、出力端子Ｃからの出力
は判定器23を構成する”０”検出回路231 に与えられて
いる。この”０”検出回路231 は入力信号が”０”を表
している場合に”１”を、入力が”０”以外の数を表し
ている場合に”０”をそれぞれ出力する。この”０”検
出回路231 の出力は判定器23を構成する２入力の ANDゲ
ート232 の一方の入力端子である負論理の入力端子に入
力されており、また ANDゲート232 の他方の入力端子に
は前述の加算器222 のキャリー出力端子COからの出力が
入力されている。そして、 ANDゲート232 の出力がネガ
ティブスタッフ(NSTF)となっている。
加算し、その結果（Ａ＋Ｂ）を出力端子Ｃから出力し、
キャリーをキャリー出力端子COから出力する。加算器22
2 のキャリー出力端子COからのキャリー出力は判定器23
を構成するインバータ233 により反転されてポジティブ
スタッフ(PSTF)として出力され、出力端子Ｃからの出力
は判定器23を構成する”０”検出回路231 に与えられて
いる。この”０”検出回路231 は入力信号が”０”を表
している場合に”１”を、入力が”０”以外の数を表し
ている場合に”０”をそれぞれ出力する。この”０”検
出回路231 の出力は判定器23を構成する２入力の ANDゲ
ート232 の一方の入力端子である負論理の入力端子に入
力されており、また ANDゲート232 の他方の入力端子に
は前述の加算器222 のキャリー出力端子COからの出力が
入力されている。そして、 ANDゲート232 の出力がネガ
ティブスタッフ(NSTF)となっている。
【００２３】このような図６に示されている構成では、
減算器21で書込みアドレスWAddから読出しアドレスRAdd
を減算した後、その結果が正であれば通常位相差の負
数”−Ｙ”が、負であればエラスティックストアの奥行
き”Ｘ”から通常位相差”Ｙ”を差し引いた値”Ｘ−
Ｙ”が演算器22のセレクタ221 で選択される。そして、
このセレクタ221 で選択された値”−Ｙ”または”Ｘ−
Ｙ”が減算器21による減算結果に加算器222 で加算され
る。この加算器222 のキャリー出力端子COから出力され
るキャリー出力は表２に示されているような意味を有す
る。
減算器21で書込みアドレスWAddから読出しアドレスRAdd
を減算した後、その結果が正であれば通常位相差の負
数”−Ｙ”が、負であればエラスティックストアの奥行
き”Ｘ”から通常位相差”Ｙ”を差し引いた値”Ｘ−
Ｙ”が演算器22のセレクタ221 で選択される。そして、
このセレクタ221 で選択された値”−Ｙ”または”Ｘ−
Ｙ”が減算器21による減算結果に加算器222 で加算され
る。この加算器222 のキャリー出力端子COから出力され
るキャリー出力は表２に示されているような意味を有す
る。
【００２４】
【表２】
【００２５】従って、加算器222 のキャリー出力COが”
Ｌ”であれば、ポジティブスタッフ(PSTF)が要求されて
いるので、判定器23のインバータ233 により反転され
た”Ｈ”のポジティブスタッフ(PSTF)信号が出力され
る。この場合、加算器222 の出力端子Ｃからの出力は”
０”ではないから、判定器23の”０”検出回路231 の出
力は”１”となって ANDゲート232 の出力は”０”にな
る。従って、ネガティブスタッフ(NSTF)信号は”Ｌ”に
なる。
Ｌ”であれば、ポジティブスタッフ(PSTF)が要求されて
いるので、判定器23のインバータ233 により反転され
た”Ｈ”のポジティブスタッフ(PSTF)信号が出力され
る。この場合、加算器222 の出力端子Ｃからの出力は”
０”ではないから、判定器23の”０”検出回路231 の出
力は”１”となって ANDゲート232 の出力は”０”にな
る。従って、ネガティブスタッフ(NSTF)信号は”Ｌ”に
なる。
【００２６】また加算器222 のキャリー出力COが”Ｈ”
であれば、インバータ233 の出力は”Ｌ”になるのでポ
ジティブスタッフ(PSTF)信号は”Ｌ”になる。またこの
場合、加算器222 の出力端子Ｃからの出力が”０”であ
れば、換言すればいずれのスタッフも要求されていない
のであれば、”０”検出回路231 の出力は”１”になる
ので ANDゲート232 の出力が”０”になる。従って、ネ
ガティブスタッフ(NSTF)も”Ｌ”になる。
であれば、インバータ233 の出力は”Ｌ”になるのでポ
ジティブスタッフ(PSTF)信号は”Ｌ”になる。またこの
場合、加算器222 の出力端子Ｃからの出力が”０”であ
れば、換言すればいずれのスタッフも要求されていない
のであれば、”０”検出回路231 の出力は”１”になる
ので ANDゲート232 の出力が”０”になる。従って、ネ
ガティブスタッフ(NSTF)も”Ｌ”になる。
【００２７】更に、上述の加算器222 のキャリー出力CO
が”Ｈ”である場合に、加算器222の出力端子Ｃからの
出力が”０”でなければ、換言すればいずれのネガティ
ブスタッフ(NSTF)が要求されているのであれば、”０”
検出回路231 の出力は”０”になるので ANDゲート232
の出力は”１”になる。従って、ネガティブスタッフ(N
STF)は”Ｈ”になる。
が”Ｈ”である場合に、加算器222の出力端子Ｃからの
出力が”０”でなければ、換言すればいずれのネガティ
ブスタッフ(NSTF)が要求されているのであれば、”０”
検出回路231 の出力は”０”になるので ANDゲート232
の出力は”１”になる。従って、ネガティブスタッフ(N
STF)は”Ｈ”になる。
【００２８】図７は本発明のスタッフ要求検出回路の一
実施例の具体的構成を示す回路図である。ここでは、エ
ラスティックストアの奥行き”Ｘ”が10ワード、通常位
相差”Ｙ”が４である場合の回路構成が示されている。
実施例の具体的構成を示す回路図である。ここでは、エ
ラスティックストアの奥行き”Ｘ”が10ワード、通常位
相差”Ｙ”が４である場合の回路構成が示されている。
【００２９】なお図７の実回路構成では、減算器21は入
力端子Ｂ(B1, B2, B3, B4)に書込みアドレスWAddが直接
入力され、入力端子Ａ(A1, A2, A3, A4)に読出しアドレ
スRAddがインバータ211 で反転して入力される加算器21
2 にて構成されている。また、”０”検出回路231 は負
論理出力の４入力の ANDゲートが使用されている。ま
た、減算器21を構成する加算器221 の各出力が NORゲー
トに入力されているが、その出力信号SLIPは読出しアド
レスRAddと書込みアドレスWAddとの差、即ち位相差を示
している。
力端子Ｂ(B1, B2, B3, B4)に書込みアドレスWAddが直接
入力され、入力端子Ａ(A1, A2, A3, A4)に読出しアドレ
スRAddがインバータ211 で反転して入力される加算器21
2 にて構成されている。また、”０”検出回路231 は負
論理出力の４入力の ANDゲートが使用されている。ま
た、減算器21を構成する加算器221 の各出力が NORゲー
トに入力されているが、その出力信号SLIPは読出しアド
レスRAddと書込みアドレスWAddとの差、即ち位相差を示
している。
【００３０】
【発明の効果】以上に詳述したように、本発明のスタッ
フ要求検出回路によれば、回路構成を従来に比して複雑
化することなしに遅延時間が少なく、また実回路を構成
するベーシックセル数も削減し得る。
フ要求検出回路によれば、回路構成を従来に比して複雑
化することなしに遅延時間が少なく、また実回路を構成
するベーシックセル数も削減し得る。
【図１】新同期多重変換装置の従来のスタッフ要求検出
を行う部分の構成を模式的に示すブロック図である。
を行う部分の構成を模式的に示すブロック図である。
【図２】エラスティックストアの奥行きが２n である場
合の従来のスタッフ要求検出回路である位相比較器の構
成を示すブロック図である。
合の従来のスタッフ要求検出回路である位相比較器の構
成を示すブロック図である。
【図３】エラスティックストアの奥行きが２n でない場
合の従来のスタッフ要求検出回路の構成を示すブロック
図である。
合の従来のスタッフ要求検出回路の構成を示すブロック
図である。
【図４】図３のブロック図に示されているスタッフ要求
検出回路の構成を具体化した回路図を示している。
検出回路の構成を具体化した回路図を示している。
【図５】本発明のスタッフ要求検出回路の原理構成を示
すブロック図である。
すブロック図である。
【図６】本発明のスタッフ要求検出回路の一構成例を示
すブロック図である。
すブロック図である。
【図７】本発明のスタッフ要求検出回路の具体的構成を
示す回路図である。
示す回路図である。
１ エラスティックストア(ES) ２ 書込みカウンタ(WCTR) ３ 読出しカウンタ(RCTR) ４ 位相比較器(CP) 21 減算器 22 演算器 23 判定器
Claims (1)
- 【請求項１】 伝送路から入力される入力信号中の所定
のフレームに格納されたデータを格納する奥行きＸの先
入れ先出しメモリ(1) と、 該メモリ(1) へのデータの書込みアドレス(WAdd)を発生
する書込みカウンタ(2) と、 前記メモリ(1) からのデータの読出しアドレス(RAdd)を
発生する読出しカウンタ(3) とを備え、 前記書込みカウンタ(2) が発生する書込みアドレス(WAd
d)に従って前記メモリ(1) に一旦書込まれたデータを前
記読出しカウンタ(3) が発生する読出しアドレス(RAdd)
に従って内部のフレームに格納して読出す際に、書込み
アドレス(WAdd)と読出しアドレス(RAdd)との通常位相差
Ｙとの差を解消するするためのスタッフ要求を検出する
回路において、 書込みアドレス(WAdd)から読出しアドレス(RAdd)を減算
し、減算結果とその正負符号とを出力する減算器(21)
と、 該減算器(21)が出力する正負符号が正である場合に書込
みアドレス(WAdd)と読出しアドレス(RAdd)との通常位相
差Ｙの負数−Ｙを、負である場合に前記メモリの奥行き
Ｘと前記通常位相差Ｙとの差Ｘ−Ｙをそれぞれ選択し、
この選択結果と前記減算器(21)が出力する減算結果とを
加算し、加算結果とそのキャリー出力とを出力する演算
器(22)と、 前記加算器(22)の加算結果とそのキャリー出力とに基づ
いてスタッフ要求の有無，及びスタッフ要求がある場合
にいずれのスタッフ要求が有るかを判定する判定器(23)
とを備えたことを特徴とするスタッフ要求検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041054A JP2694408B2 (ja) | 1992-02-27 | 1992-02-27 | スタッフ要求検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041054A JP2694408B2 (ja) | 1992-02-27 | 1992-02-27 | スタッフ要求検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05244112A JPH05244112A (ja) | 1993-09-21 |
| JP2694408B2 true JP2694408B2 (ja) | 1997-12-24 |
Family
ID=12597697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4041054A Expired - Fee Related JP2694408B2 (ja) | 1992-02-27 | 1992-02-27 | スタッフ要求検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2694408B2 (ja) |
-
1992
- 1992-02-27 JP JP4041054A patent/JP2694408B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05244112A (ja) | 1993-09-21 |
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