JPS60221857A - マイクロプロセツサシステム - Google Patents
マイクロプロセツサシステムInfo
- Publication number
- JPS60221857A JPS60221857A JP7776084A JP7776084A JPS60221857A JP S60221857 A JPS60221857 A JP S60221857A JP 7776084 A JP7776084 A JP 7776084A JP 7776084 A JP7776084 A JP 7776084A JP S60221857 A JPS60221857 A JP S60221857A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- microprocessor
- signal
- response
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、マイクロプロセッサシステムに関し。
特にマイクロプロセッサシステムのメモリアクセス技術
に関する。
に関する。
［１１７）マイクロプロセッサシステムではマイクロプ
ロセッサの演算時間とメモリアクセスタイムとではメモ
リアクセスタイムが大であシシステムの処理能力はメモ
リアクセスタイムによシ左右されている。したがって従
来のマイクロプロセッサシステムではシステムの処理能
力を向上するためには高速のメモリを使用せねばならず
このため著しくシステムの経済性を阻害するという欠点
がある。
ロセッサの演算時間とメモリアクセスタイムとではメモ
リアクセスタイムが大であシシステムの処理能力はメモ
リアクセスタイムによシ左右されている。したがって従
来のマイクロプロセッサシステムではシステムの処理能
力を向上するためには高速のメモリを使用せねばならず
このため著しくシステムの経済性を阻害するという欠点
がある。
本発明の目的は、バスのおいている期間に、プロセッサ
が次にアクセスしようとしているメモリデータを前もっ
て読み出し、先入れ先出しくｆｉｒｓｔ ｉｎ ｆｉｒ
ｓｔ ｏｕｔ以後ＦＩＦＯと略す）ＦＩＦＯレジスタに
セットしておき、プロセッサはＦＩＦＯレジスタにセッ
トされているデータを読み出し使用することによシシス
テムの処理能力を経済的に著しく向上したマイクロプロ
セッサシステムを提供することにある。
が次にアクセスしようとしているメモリデータを前もっ
て読み出し、先入れ先出しくｆｉｒｓｔ ｉｎ ｆｉｒ
ｓｔ ｏｕｔ以後ＦＩＦＯと略す）ＦＩＦＯレジスタに
セットしておき、プロセッサはＦＩＦＯレジスタにセッ
トされているデータを読み出し使用することによシシス
テムの処理能力を経済的に著しく向上したマイクロプロ
セッサシステムを提供することにある。
本発明のシステムは、マイクロプロセッサと。
データを記憶する記憶手段と、前記マイクロプロセッサ
から供給される読出し信号に応答して前記マイクロプロ
セッサから供給される第１のアドレス情報と第２のアド
レスカウンタから供給される第２のアドレス情報とを比
較し一致しているときには一致信号を発生し不一致のと
きには不一致信号を発生するアドレス比較手段と、前記
不一致信号の供給に応答して前記第１のアドレス情報に
対応する前記記憶手段のアドレスに格納されているデー
タを前記マイクロプロセッサに供給するデータ供給手段
と、前記マイクロプロセッサから供給されるデータバス
空き情報に応じて第１のアドレスカウンタに格納されて
いるアドレス情報に対応する前記記憶手段のアドレスに
格納されているデータを格納し前記一致信号の供給に応
答して前記格納されているデータを最先に格納したデー
タから順に前記マイクロプロセッサに供給し前記不一致
信号の供給に応答してリセットされる先入れ先出しレジ
スタ手段と、前記不一致信号の供給に応答して前記第１
のアドレス情報を格納し前記データバス空き情報に応答
して格納内容をカウントアツプする前記第１のアドレス
カウンタと、前記不一致信号の供給に応答して前記第１
のアドレス情報のカウントアツプ値を格納し前記一致信
号の供給に応答して格納内容をカウントアツプする前記
第２のアドレスカウンタとを含んで構成される。
から供給される読出し信号に応答して前記マイクロプロ
セッサから供給される第１のアドレス情報と第２のアド
レスカウンタから供給される第２のアドレス情報とを比
較し一致しているときには一致信号を発生し不一致のと
きには不一致信号を発生するアドレス比較手段と、前記
不一致信号の供給に応答して前記第１のアドレス情報に
対応する前記記憶手段のアドレスに格納されているデー
タを前記マイクロプロセッサに供給するデータ供給手段
と、前記マイクロプロセッサから供給されるデータバス
空き情報に応じて第１のアドレスカウンタに格納されて
いるアドレス情報に対応する前記記憶手段のアドレスに
格納されているデータを格納し前記一致信号の供給に応
答して前記格納されているデータを最先に格納したデー
タから順に前記マイクロプロセッサに供給し前記不一致
信号の供給に応答してリセットされる先入れ先出しレジ
スタ手段と、前記不一致信号の供給に応答して前記第１
のアドレス情報を格納し前記データバス空き情報に応答
して格納内容をカウントアツプする前記第１のアドレス
カウンタと、前記不一致信号の供給に応答して前記第１
のアドレス情報のカウントアツプ値を格納し前記一致信
号の供給に応答して格納内容をカウントアツプする前記
第２のアドレスカウンタとを含んで構成される。
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図は本発明の一実施例を示すブロック図である。
第１図のマイクロプロセッサシステムはマイク゛日プロ
セッサ１と、アドレス比較回路２と、アドレスカウンタ
３と、ＦＩＦＯ制御回路４と、ＦＩＦＯレジスタ５と、
ＦＩＦＯカレントアドレスカウンタ２０と、メモリ６と
、ゲート回路２１〜２５とから構成される。
セッサ１と、アドレス比較回路２と、アドレスカウンタ
３と、ＦＩＦＯ制御回路４と、ＦＩＦＯレジスタ５と、
ＦＩＦＯカレントアドレスカウンタ２０と、メモリ６と
、ゲート回路２１〜２５とから構成される。
マイクロプロセッサｌは、メモリ６へのアクセスに際し
てはマイクロプロセッサのアドレスバス７にアドレス情
報を出力するとともに、マイクロプロセッサのステータ
ス信号１１を発生し畳込みまたは読出し要求であること
を報知し、書込み時はマイクロプロセッサのデータバス
８に書込みデータを送出してゲート２５を開いてデータ
バス９に送シ、読出し時はマイクロプロセッサのデータ
バス・８に供給されでいるデータを読み込む。データの
書込み時およびメモリ６から直接データを読み出すとき
には、ウェイト信号１２の供ｉｔ−受けてマイクワプロ
セッサ１はアクセス時間を延長する。
てはマイクロプロセッサのアドレスバス７にアドレス情
報を出力するとともに、マイクロプロセッサのステータ
ス信号１１を発生し畳込みまたは読出し要求であること
を報知し、書込み時はマイクロプロセッサのデータバス
８に書込みデータを送出してゲート２５を開いてデータ
バス９に送シ、読出し時はマイクロプロセッサのデータ
バス・８に供給されでいるデータを読み込む。データの
書込み時およびメモリ６から直接データを読み出すとき
には、ウェイト信号１２の供ｉｔ−受けてマイクワプロ
セッサ１はアクセス時間を延長する。
アドレス比較回路２は、マイクロプロセッサ１から供給
されるアドレス情報とＦＩＦＯカレントアドレスカウン
タ２０に格納されている情報とを比較するものであシ、
供給されるステータス信号１１が読出しを示す場合には
比較を行ない、情報の一致をみたときはアドレス一致信
号１３を、不一致のときはアドレス不一致信号１４とウ
ェイト信号１２とを発生し、ステータス信号１１が畳込
ＦＩＦＯカレントアドレスカウンタ２０は、読出しのス
テータス信号１１とアドレス不一致信号１４との供給に
応答してマイクロプロセッサ１から供給されるアドレス
情報に１を加えた値をセリトン、アドレス一致信号１３
の供給に応答してカウントアツプする。
されるアドレス情報とＦＩＦＯカレントアドレスカウン
タ２０に格納されている情報とを比較するものであシ、
供給されるステータス信号１１が読出しを示す場合には
比較を行ない、情報の一致をみたときはアドレス一致信
号１３を、不一致のときはアドレス不一致信号１４とウ
ェイト信号１２とを発生し、ステータス信号１１が畳込
ＦＩＦＯカレントアドレスカウンタ２０は、読出しのス
テータス信号１１とアドレス不一致信号１４との供給に
応答してマイクロプロセッサ１から供給されるアドレス
情報に１を加えた値をセリトン、アドレス一致信号１３
の供給に応答してカウントアツプする。
アドレスカウンタ３は、読出しのステータス信号とアド
レス不一致信号１４との供給に応答してマイクロプロセ
ッサ１から供給されるアドレス情報をセットし、ＦＩＦ
Ｏ制御回路４から供給されるアドレスカウンタコントロ
ール信号１５の供給に応答してカウントアツプする。
レス不一致信号１４との供給に応答してマイクロプロセ
ッサ１から供給されるアドレス情報をセットし、ＦＩＦ
Ｏ制御回路４から供給されるアドレスカウンタコントロ
ール信号１５の供給に応答してカウントアツプする。
ＦＩＦＯ制御回路４は、Ｒ出しのステータス信号１１と
アドレス一致信号１３との供給に応答してＦＩＦＯレジ
スタコントロール信号１７を発生し、読出しのステータ
ス信号１】とアドレス不一致信号１４との供給に応答し
てリセットされ、これによ＃）ＦＩＦＯレジスタ５もリ
セットされる。
アドレス一致信号１３との供給に応答してＦＩＦＯレジ
スタコントロール信号１７を発生し、読出しのステータ
ス信号１】とアドレス不一致信号１４との供給に応答し
てリセットされ、これによ＃）ＦＩＦＯレジスタ５もリ
セットされる。
さらＫＦＩＦＯ制御回路４はマイクロプロセッサのステ
ータス信号１１の供給によシバスのおいている期間を知
シ、これに応答してアドレスカウンタコントロール信号
１５とアドレスカウンタ出力イネーブル信号１６とＦＩ
ＦＯレジスタコントロール信号１７とを発生する。一方
、ＦＩＦＯレジスタステータス信号１８の供給をうけＦ
ＩＦＯレジスタ５が満杯のときにはアドレスカウンタコ
ントロール信号１５の供給を停止する。
ータス信号１１の供給によシバスのおいている期間を知
シ、これに応答してアドレスカウンタコントロール信号
１５とアドレスカウンタ出力イネーブル信号１６とＦＩ
ＦＯレジスタコントロール信号１７とを発生する。一方
、ＦＩＦＯレジスタステータス信号１８の供給をうけＦ
ＩＦＯレジスタ５が満杯のときにはアドレスカウンタコ
ントロール信号１５の供給を停止する。
ＦＩＦＯレジスタ５は、ＦＩＦＯレジスタコントロール
信号１７の供給に応答して先入れ先出し動作を行なう。
信号１７の供給に応答して先入れ先出し動作を行なう。
メそり８は、アドレスバス１０から供給されるアドレス
情報にもとづき当該アドレスにデータバス９に存在する
データを格納したシ、また当該アドレスに格納している
データをデータバス９に供給する。この書込み読出し動
作は公知故詳細に省略する。
情報にもとづき当該アドレスにデータバス９に存在する
データを格納したシ、また当該アドレスに格納している
データをデータバス９に供給する。この書込み読出し動
作は公知故詳細に省略する。
次に第１図のマイクロプロセッサシステムの動作につい
て説明する。
て説明する。
書込時は、マイクロプロセッサ１からアドレス情報がマ
イクロプロセッサのアドレスバス７に供給されると同時
に、瞥込みのステータス信号１１がアドレス比較回路２
に供給される。アドレス比較回路２は、ウェイト信号１
２をマイクロプロセッサ１に供給するとともに、アドレ
ス不一致信号１４をゲート回路２１に供給し、このゲー
トを開いてアドレス情報をアドレスバス１０を介シてメ
モリ６に供給し、マイクロプロセッサｌはゲート回路２
５を開いて書込みデータをデータバス９を介してメモリ
６に送出し畳込む。
イクロプロセッサのアドレスバス７に供給されると同時
に、瞥込みのステータス信号１１がアドレス比較回路２
に供給される。アドレス比較回路２は、ウェイト信号１
２をマイクロプロセッサ１に供給するとともに、アドレ
ス不一致信号１４をゲート回路２１に供給し、このゲー
トを開いてアドレス情報をアドレスバス１０を介シてメ
モリ６に供給し、マイクロプロセッサｌはゲート回路２
５を開いて書込みデータをデータバス９を介してメモリ
６に送出し畳込む。
次に読出し時には、マイクロプロセッサ１からアドレス
情報がマイクロプロセッサのアドレスバス７に供給され
ると同時に、読出しのステータス信号１１がアドレス比
較回路２に供給される。アドレス比較回路２は、ＦＩＦ
Ｏカレントアドレスカウンタ２０から供給されている情
報とマイクロプロセッサ１から供給されるアドレス情報
とを比較する。
情報がマイクロプロセッサのアドレスバス７に供給され
ると同時に、読出しのステータス信号１１がアドレス比
較回路２に供給される。アドレス比較回路２は、ＦＩＦ
Ｏカレントアドレスカウンタ２０から供給されている情
報とマイクロプロセッサ１から供給されるアドレス情報
とを比較する。
先ず、上記比較が一致しない場合について説明する。
この場合には、アドレス比較回路２はアドレス不一致信
号１４とウェイト信号１２とを発生する。
号１４とウェイト信号１２とを発生する。
ゲート回路２Ｆはアドレス不一致信号１４の供給をうけ
て開き、アドレス情報をアドレスバス１０を介してメモ
リ６に供給する。また、ゲート回路２４もアドレス不一
致信号１４の供給をうけて開き、データバス９を介して
メそす６から供給されるデータ（マイクロプロセッサ１
が供給したアドレス情報に対応するアドレスに格納され
ているデータ）をマイクロプロセッサのデータバス８に
供給して、マイクロプロセッサ１はこれを読みとる。
て開き、アドレス情報をアドレスバス１０を介してメモ
リ６に供給する。また、ゲート回路２４もアドレス不一
致信号１４の供給をうけて開き、データバス９を介して
メそす６から供給されるデータ（マイクロプロセッサ１
が供給したアドレス情報に対応するアドレスに格納され
ているデータ）をマイクロプロセッサのデータバス８に
供給して、マイクロプロセッサ１はこれを読みとる。
この場合に、マイクロプロセッサ１は供給されるウェイ
ト信号１２によｐアクセス時間を延長している。
ト信号１２によｐアクセス時間を延長している。
絖出しのステータス信号１１とアドレス不一致信号１４
との供給をうけて、アドレスカクンタ３はマイクロプロ
セッサ１から供給されるアドレス情報をセットし、ＦＩ
ＦＯカレントアドレスカウンタ２０はマイクロプロセッ
サ１から供給されるアドレス情報に１を加えた値をセッ
トし、ＦＩＦＯ制御回路４はリセットされそれに併ない
ＦＩＦＯレジスタ５もリセットされる。
との供給をうけて、アドレスカクンタ３はマイクロプロ
セッサ１から供給されるアドレス情報をセットし、ＦＩ
ＦＯカレントアドレスカウンタ２０はマイクロプロセッ
サ１から供給されるアドレス情報に１を加えた値をセッ
トし、ＦＩＦＯ制御回路４はリセットされそれに併ない
ＦＩＦＯレジスタ５もリセットされる。
次いで、ＦＩＦＯ制御回路４はステータス信号１１によ
シデータバス９の使用されていない期間を判別し、その
期間にアドレスカウンタコントロール信号１５をアドレ
スカウンタ３に供給してなし、アドレスカウンタ出力イ
ネーブル信号１６をゲート回路２２に供給して、これを
開いてアドレスカウンタ３の内容をメモリ６に供給し、
メそす６ｆ、シて所嶽のデータ金データバス９に供給せ
しめる。一方、ＦＩＦＯ制御回路４はＰＩＦ’０レジス
タコントロール信号１７ｔ″Ｆ Ｉ ＦＯレジスタ５に
供給してデータバス９にあるデータを格納する。
シデータバス９の使用されていない期間を判別し、その
期間にアドレスカウンタコントロール信号１５をアドレ
スカウンタ３に供給してなし、アドレスカウンタ出力イ
ネーブル信号１６をゲート回路２２に供給して、これを
開いてアドレスカウンタ３の内容をメモリ６に供給し、
メそす６ｆ、シて所嶽のデータ金データバス９に供給せ
しめる。一方、ＦＩＦＯ制御回路４はＰＩＦ’０レジス
タコントロール信号１７ｔ″Ｆ Ｉ ＦＯレジスタ５に
供給してデータバス９にあるデータを格納する。
これらの製作をデータバス９が使用されていない期間を
利用してＦＩＦＯレジスタ５が満杯になるまで繰返す。
利用してＦＩＦＯレジスタ５が満杯になるまで繰返す。
ＦＩＦＯレジスタ５の満杯はＦＩＦＯレジスタステータ
ス信号１８によシＦＩＦＯ制御回路４が検知し、上記動
作の繰返しを停止する。
ス信号１８によシＦＩＦＯ制御回路４が検知し、上記動
作の繰返しを停止する。
アドレス比較回路２における比較が一致を見たときには
、アドレス比較回路２はアドレス一致信号１３を発生す
る。アドレス一致信号１３の供給に応答して、ゲート回
路２３は開きマイクロプロでいる内容に１を加え、ＦＩ
ＦＯ制御回路４はＦＩＦＯレジスタコントロール信号１
７ｔ−ＦＩＦＯレジスタ５に供給してＦＩＦＯレジスタ
５をしてシフトせしめる。
、アドレス比較回路２はアドレス一致信号１３を発生す
る。アドレス一致信号１３の供給に応答して、ゲート回
路２３は開きマイクロプロでいる内容に１を加え、ＦＩ
ＦＯ制御回路４はＦＩＦＯレジスタコントロール信号１
７ｔ−ＦＩＦＯレジスタ５に供給してＦＩＦＯレジスタ
５をしてシフトせしめる。
Ｆ Ｉ ＦＯレジスタ５には空が生じたのでこれにデー
タを格納する動作をデータバス９のおいている期間を利
用して行なうことは前述の通シである。
タを格納する動作をデータバス９のおいている期間を利
用して行なうことは前述の通シである。
第２図（ａ）には従来システムのデータリードのタイム
チャート、第２図（ｂ）には第１図のシステムのデータ
リードのタイムチャートを示している。
チャート、第２図（ｂ）には第１図のシステムのデータ
リードのタイムチャートを示している。
第２図（ａ）では、メモリ６はそれほど高速のものを使
用することは不経済故使用されておらず、メモリアクセ
スタイムはＴ□を要している。しかし。
用することは不経済故使用されておらず、メモリアクセ
スタイムはＴ□を要している。しかし。
第１図のシステムではアドレス比較回路２でアドレスの
一致をみたデータの読出しはすでに読出すべきデータが
ＦＩＦＯレジスタ５に用意されているので、アドレス一
致検出に要する時間Ｔ２とＦＩＦＯレジスタ５からの読
出し時間Ｔｓとの和（Ｔ２十Ｔ３） を要するにすぎず
しかもＴ２．Ｔ、 共に小なることはよくしらべており
、Ｔ２＋Ｔ３＜Ｔ□となシデータ読出し時にアドレス
の順序性が保たれているときには、読出し時間を大幅に
短縮できることとなる。
一致をみたデータの読出しはすでに読出すべきデータが
ＦＩＦＯレジスタ５に用意されているので、アドレス一
致検出に要する時間Ｔ２とＦＩＦＯレジスタ５からの読
出し時間Ｔｓとの和（Ｔ２十Ｔ３） を要するにすぎず
しかもＴ２．Ｔ、 共に小なることはよくしらべており
、Ｔ２＋Ｔ３＜Ｔ□となシデータ読出し時にアドレス
の順序性が保たれているときには、読出し時間を大幅に
短縮できることとなる。
本発明にはＦＩＦＯレジスタを使用しアドレスの順序性
の保たれたデータを予めＦＩＦＯレジスタに格納しこれ
を読み出すことによシデータの読出し時間を大幅に短縮
し紅済的にマイクロプロセッサシステムの処理能−力を
格段に増大できるという効果がある。
の保たれたデータを予めＦＩＦＯレジスタに格納しこれ
を読み出すことによシデータの読出し時間を大幅に短縮
し紅済的にマイクロプロセッサシステムの処理能−力を
格段に増大できるという効果がある。
第１図は本発明の一実施例を示すブロック図。
第２図（ＩＬ）は従来システムのデータリードのタイム
チャート、第２図（ｂ）は第１図のシステムのデータリ
ードのタイムチャートである。 １・・・・・・マイクロプロセッサ、２・・・・・・ア
ドレス比較回路、３・・・・・・アドレスカウンタ％４
・・・・・・ＦＩＦＯ制御回路、５・・・・・・ＦＩＦ
Ｏレジスタ、６・・・・・・メモリ、７・・・・・・マ
イクロプロセッサのアドレスバス。
チャート、第２図（ｂ）は第１図のシステムのデータリ
ードのタイムチャートである。 １・・・・・・マイクロプロセッサ、２・・・・・・ア
ドレス比較回路、３・・・・・・アドレスカウンタ％４
・・・・・・ＦＩＦＯ制御回路、５・・・・・・ＦＩＦ
Ｏレジスタ、６・・・・・・メモリ、７・・・・・・マ
イクロプロセッサのアドレスバス。
Claims (1)
- 【特許請求の範囲】 マイクロプロセッサと。 データを記憶する記憶手段と。 前記マイクロプロセッサから供給される読出し信号に応
答して前記マイクロプロセッサから供給される第１のア
ドレス情報と第２のアドレスカウンタから供給される第
２のアドレス情報と比較し一致しているときには一致信
号を発生し不一致のときには不一致信号を発生するアド
レス比較手段と。 前記不一致信号の供給に応答゛して前記第１のアドレス
情報に対応する前記記憶手段のアドレスに格納されてい
るデータを前記マイクロプロセッサに供給するデータ供
給手段と、 前記マイクロプロセッサから供給されるデータバス空き
情報に応じて第１のアドレスカウンタに格納されている
アドレス情報に対応する前記記憶手段のアドレスに格納
されているデータを格納し前記一致信号の供給に応答し
て前記格納されているデータを最先に格納したデータか
ら順に前記マイクロプロセッサに供給し前記不一致信号
の供給に応答してリセットされる先入れ先出しレジスタ
手段と。 前記不一致信号の供給に応答して前記第１のアドレス情
報を格納し前記データバス空き情報に応答して格納内容
をカウントアツプする前記第１のアドレスカウンタと。 前記不一致信号の供給に応答して前記第１のアドレス情
報のカウントアツプ値を格納し前記一致信号の供給に応
答して格納内容をカウントアツプする前記第２のアドレ
スカウンタとを含むことを特徴とするマイクロプロセッ
サシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7776084A JPS60221857A (ja) | 1984-04-18 | 1984-04-18 | マイクロプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7776084A JPS60221857A (ja) | 1984-04-18 | 1984-04-18 | マイクロプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60221857A true JPS60221857A (ja) | 1985-11-06 |
Family
ID=13642883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7776084A Pending JPS60221857A (ja) | 1984-04-18 | 1984-04-18 | マイクロプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60221857A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5579500A (en) * | 1993-02-24 | 1996-11-26 | Matsushita Electric Industrial Co., Ltd. | Control apparatus for controlling data read accesses to memory and subsequent address generation scheme based on data/memory width determination and address validation |
| JP2014215724A (ja) * | 2013-04-23 | 2014-11-17 | キヤノン株式会社 | 情報処理装置 |
-
1984
- 1984-04-18 JP JP7776084A patent/JPS60221857A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5579500A (en) * | 1993-02-24 | 1996-11-26 | Matsushita Electric Industrial Co., Ltd. | Control apparatus for controlling data read accesses to memory and subsequent address generation scheme based on data/memory width determination and address validation |
| JP2014215724A (ja) * | 2013-04-23 | 2014-11-17 | キヤノン株式会社 | 情報処理装置 |
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