JPS6126998A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、データ駆動計算機等のマツチングユニットに
用いられる連想メモリにおいて、一致検索がなされたワ
ードの削除及び挿入を行なう為の回路構成を与えるもの
である。

従来例の構成とその問題点 データ駆動計算機等のマツチングユニットは以下に示す
様な特徴をもっている。

１、比較：連想メモリ中に蓄えられたトークンのタグと
新たに入力されたトークンのタグと比較する。

２、削除：連想メモリ中にタグの一致するトークンが発
見された場合、それを取出し削除する。

３、挿入：連想メモリ中にタグの一致するトークンが発
見できなかった場合、新たに入力されたトーク／をメモ
リ内に挿入する。

４、保持：タグの一致するトークンが入力されるまでト
ークンを保持する。

一般にタグはワード単位で扱われるため、削除（２）検
索参照データＤＲＥＦがデータ入出力端子８およびデー
タ配線９を経由して入力され一致検索動作を開始する。

このとき制御回路６は連想メモリに対して一致検出、ア
ドレス出力動作の実行を指示する。

（３）　　この検索の結果一致が得られな℃・場合、制
御回路６は次のサイクルに各部に対して次のような指示
を出す。

連想メモリ：書き込み動作 書き込みアドレスレジスタ：アドレス（Ｎ−１−１）を
アドレスデコーダへ出力し、同時に インクリメントする→（Ｎ＋２　） 読み出しアドレスレジスタ：インクリメントする→（Ｎ
＋１） データレジスタ：検索参照用データを保持し出力し続け
る。

これらの結果不一致の場合（Ｎ＋１）番地に参照用デー
タが書き込まれ、両アドレスレジスタはインクリメント
されて次の動作の準備が完了する。第２図ｆａ）にこの
動作を示す。斜線部が有用データの記憶領域である。

（４）検索の結果一致が得られた場合、例えば工番地の
データと参照用データが一致した場合、制御回路は各部
に次のような指示を出す。

連想メモリ：■一致検索後、■一致アドレスｒＩＪを出
力し、■次に読み出し動作 を行なし・、■更に書き込み動作を次に行なう。　　　
　　　゛ 書き込みアドレスレジスタ：■で連想メモリから出力さ
れたアドレス「工」を書き込 み＠でアドレスデコーダヘ「Ｉ」を出 力し、０次に読み出しアドレスし／ジスタの内容ｒＮＪ
を入力する。

読み出しアドレスレジスタ：■）でアドレスデコーダへ
アドレス１Ｎ」を出力、■で書 き込みアドレスレジスタへ再び１Ｎ」 を出力すると同時に内容をデクリメン トする。→（Ｎ−１） データレジスタ：■参照用データを出力、■で連想メモ
リのＮ番地から読み出された 一致アドレスか、アドレス端子６を経由して外部から伝
達される信号かが入力される。４はデータレジスタで、
この例ではデータ入出力端子８と連想メモリのデータ入
出力部との間に挿入されているが、連想メモリ、入出力
端子とデータレジスタ各々の直結した三角形状の配置関
係であってもよし・。５は制御回路部で、１〜４の各部
の動作、端子６，８の状態（入力、出力、高インピーダ
ンス等）、アドレス配線群７．データ配線群９の状態等
を全て管理している。更にアドレスレジスタ２゜３には
、インクリメントおよびデクリメント機能（域いはカウ
ンタ機能）が付いており、制御信号の指示に従って・・
・・・・（Ｎ−１）、Ｎ、（Ｎ＋１）。

または（Ｎ＋１）、Ｎ　、（Ｎ−１）という具合に１サ
イクルごとインクリメントまたはデクリメントしたアド
レスを出力することができる。

また多少異った構成としては第１図（ｂ）のように７ド
レス配線を所謂バス形式としてアドレスレジスタ２，３
およびアドレス入出力端子６は各々平等にバスタとデー
タのやりとりができるようにすることも可能である。こ
の構成では各部の動作を制御するのが複雑になるが、ア
ドレス信号線を何種類も配線しないで済むので、（ａ）
で示した構成より配線面積が少なくてよい。

実施例の説明 本発明の構成を採用することで、連想メモリの不用にな
ったワードが各部に点在することなく、不用領域と有用
領域とをはっきり区別すること（通常「ガーベッジコレ
クション」つまり「ゴミ集め」と呼ばれている）が効率
よく実行できる。

以下、実行を順を追って帰納法的に説明する。

（１）　　まず、連想メモリのアドレス１〜Ｎ番地まで
のワードに有用なデータが記憶されており、（Ｎ＋１）
〜Ｍ番地（連想メモリは全体で１〜Ｍ番地まで容量であ
るとする）が不用のデータが入っているか未使用である
とする。即ちこの時点ではガーベッンコレクションが完
了している。

更に書き込みアドレスレジスタ３にはアドレス：（Ｎ−
１−１）、読み出しアドレスレジスタ２にはアドレス：
Ｎが各々記憶されて（・るとする。

（２）検索参照データＤＲＥＦがデータ入出力端子８お
よびデータ配線９を経由して入力され一致検索動作を開
始する。このとき制御回路６は連想メモリに対して一致
検出、アドレス出力動作の実行を指示する。

（３）この検索の結果一致が得られな℃・場合、制御回
路５は次のサイクルに各部に対して次のような指示を出
す。

連想メモリ：書き込み動作 書き込みアドレスレジスタ：アドレス（Ｎ＋１）をアド
レスデコーダへ出力し、同時に インクリメントする→（Ｎ−１−２） 読み出しアドレスレジスタ：インクリメントする→（Ｎ
−１−１） データレジスタ：検索参照用データを保持し出力し続け
る。

これらの結果不一致の場合（Ｎ＋１）番地に参照用デー
２夕が書き込まれ、両アドレスレジスタはインクリメン
トされて次の動作の準備が完了する。第２図（ａ）にこ
の動作を示す。斜線部が有用データの記憶領域である。

（４）検索の結果一致が得られた場合、例えば工番地の
データと参照用データが一致した場合、制御回路は各部
に次のような指示を出す。

連想メモリ：■一致検索後、■一致アドレスｒＩＪを出
力し、０次に読み出し動作 を行ない、■更に書き込み動作を次に 行なう。

書き込みアドレスレジスタ：■で連想メモリから出力さ
れたアドレス「工」を書き込 み■てアドレスデコーダへ「工」を出 力し、０次に読み出しアドレスし／ンスタの内容ｒＮＪ
を入力する。

読み出しアドレスレジスタ二〇）でアドレスデコーダへ
アドレスｒＮＪを出力、■て゛書き込みアドレスレジス
タへ再び「Ｎ」 を出力すると同時に内容をデクリメン トする。→（Ｎ−１） データレジスタ：■参照用データを出力、■で連想メモ
リのＮ番地から読み出された データＤ（ｎ）を一旦格納する■で再びＤ（ｎ）を出力
し、連想メモリの工番地に書き 込ませる。

以上によって、一致検出され不用になった工番地に最古
に書きこまれたデータＤ　（ｎ）が入れ換って保存され
、有用データ記憶領域の境界は、Ｎ→（Ｎ−１）となり
、これに対応して、読み出しアドレスレジスタは（Ｎ−
１）、書き込みアドレスレジスタはＮを各々保持するこ
とになる。以上の動作を示したものが第２図の（ｂｌ　
、　（Ｃ）　、　（ｄ）である。

発明の効果 実施例の説明から明きらかなように、本発明のメモリ装
置では今までのように外部に複雑な専用回路やソフトウ
ェアを用意してかなりの時間をかけてガーベツジコレク
ションを行なわないで、装置自身が一致検出と同時にガ
ーベッジが発生しな℃・ように自動的に内部の配置換え
を行ない、専用回路、ソフトウェアそしてガーベッジコ
レクションの無駄時間が全て節約され、計算機システム
としての性能が飛躍的に向上する。

なお本発明の実施例で示した以外に、読み出しアドレス
レジスタと書き込みアドレスレジスタを一体化し、アド
レスレジスタ（インクリメント。

デクリメント機能は付加したままで）とする構成も考え
られる。この場合絹１図、第２図のように二つのレジス
タを切り換えて使うことによって並列、パイプライン的
に動作させ高速性を実現することはできな℃・が複雑な
レジスタが一組不用になるので装置の規模は少し小さく
なる利点がある。

また、読み出しアドレスレジスタの記憶アドレスと書き
込みアドレスレジスタ記憶アドレスとは通常差が１の状
態に保っておくと、高速動作ができる可能であＺ１更に
本発明のメモリ装置は各部分が全て同一半導体基板上に
集積回路として形成できるものであり、各部分、各配線
を半導体基板上に集積化してオンチップ化し各端子を集
積回路の端子とすることで一層高速動作が可能となり有
利である。

また本構成は連想メモリ部分を通常のＲＡＭに変えて適
用することも可能である。但しこの場合不用なアドレス
はメモリ装置自身ではわからないので外部から入力して
やる必要がある。

【図面の簡単な説明】

第１図（＋Ｌ）は本発明の一実施例の連想メモリの基本
的な構成例を示す図、第１図（１））は本発明の他の構
成例を示す図、第２図（ａ）は検索結果が不一致の場合
の本メモリ装置の動作説明図、第２図（ｂ）〜（ｄ）は
検索結果一致が判明した場合の本メモリ装置の動作説明
図である。 １・・・・・・連想メモリ部、２・・・・・・読み出し
アドレスレジスタ、３・・・・・書き込みアドレスレジ
スタ、４・・・・データレジスタ、５・・・・・・制御
回路部、１１・・・・・・読み書き用アドレスデコーダ
部、１２・・・・・一致検索および一致アトレス出力部
。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 第１図 （ｂ） Ｃα） 第２図 ＋Ｃ） （Ｊ）

Claims (3)

【特許請求の範囲】
1. （１）書き込み、読み出し、一致検出、一致アドレス出
   力の各機能を有する連想メモリ、この連想メモリの読み
   出し用アドレスを出力しかつこのアドレスの保時、イン
   クリメント、デクリメントおよび新しいアドレスの設定
   の各機能を有する読み出しアドレスレジスタ、前記連想
   メモリの書き込み用アドレスを出力しかつこのアドレス
   の保持、インクリメント、デクリメントおよび複数のア
   ドレスのうち１つを選択してから、それを新しいアドレ
   スとして設定するごとき各機能を有する書き込みアドレ
   スレジスタ、装置外部から前記連想メモリへデータを書
   き込む場合および連想メモリから外部へデータを読み出
   す場合に一旦データを保持する機能を有するデータレジ
   スタ、外部からの入力命令信号と前記連想メモリの一致
   検出信号に従って前記連想メモリ、読み出しアドレスレ
   ジスタ、書き込みアドレスレジスタ、データレジスタ各
   々に制御信号を送出し、各部の機能を制御する動作制御
   部を有し、装置外部とのデータ入出力端子、アドレス入
   出力端子、入力命令端子を持ち、前記データ入出力端子
   は前記データレジスタを経由し前記連想メモリのデータ
   入出力部に接続されるかもしくは前記データ入出力端子
   は前記データレジスタと前記連想メモリのデータ入出力
   部に並列的に接続され、前記アドレス入出力端子は前記
   連想メモリの一致アドレス出力部、前記読み出しおよび
   書き込みアドレスレジスタの第１の設定アドレス入力部
   に並列的に接続され、前記連想メモリの一致アドレス出
   力と前記読み出しアドレスレジスタ出力とを前記書き込
   みアドレスレジスタの第２、第３の設定アドレス入力部
   に各々接続し、前記読み出しアドレスレジスタ出力およ
   び前記書き込みアドレスレジスタを前記連想メモリアド
   レス入力部に接続することを特徴とするメモリ装置。
2. （２）アドレス入出力端子、読み出しアドレスレジスタ
   、書き込みアドレスレジスタ、連想メモリ一致アドレス
   出力部、連想メモリアドレス入力部の５要素を一組のア
   ドレスバスで接続し、動作制御部から送出される制御信
   号により前記５要素のうちの１要素からアドレスを前記
   アドレスバスに出力するかもしくはどこからも出力をな
   くし、前記アドレスバス上のアドレスを他の要素のうち
   選択された要素が入力するかもしくはどの要素も入力を
   禁止する構成とし、更に、前記読み出しアドレスレジス
   タの出力部と設定アドレス入力部を共通化し、前記書き
   込みアドレスレジスタの出力部と複数の設定アドレス入
   力部とを共通化し、各々共通化された入出力部を上記ア
   ドレスバスと接続する構成を特徴とする特許請求の範囲
   第１項記載のメモリ装置。
3. （３）読み出しアドレスレジスタと書き込みアドレスレ
   ジスタの各々に通常保持されているアドレスが１だけ異
   なることを特徴とする特許請求の範囲第１項記載のメモ
   リ装置。