JPH01500377A - ２個のシステムクロックサイクルを利用する書込み動作をもったキャッシュメモリユニットを供与する装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ２個のシステムクロックサイクルを利用する書き込み動作をもったキャッシュメ モリユニットを供与する装置及び方法 発明の背景 １、発明の分野 この発明は一般にデータ処理システムに関し、より詳細には、中央ユニットがキ ャッシュメモリユニットを備えているデータ処理システムに関する。本発明によ れば、短縮されたシステムクロックサイクルの限度内において、キャッシュメモ リユニットへの書き込み動作が許容される。

２、関連技術の説明 第１図を参照すると、典型的なデータ処理システムが図示されている。データ処 理システムは、少くとも１つの中央処理ユニットｌＯ（又は１１）と、少くとも １つの入出力装置１３（又は１４）と、メモリユニット１５と、データ処理シス テムのこれらのユニットを結合するシステムバス１９とを備えている。中央処理 ユニットは、ソフトウェア及び／又はファームウェアの命令に従って、複数の論 理信号群を処理する。処理するべきこれらの論理信号群は、通常は、メモリユニ ット１５中に記憶されている。］。

個以上の中央処理ユニットに結合することの可能なコンソールユニット１２は、 システムを初期設定する内蔵された命令及び装置を有することができ、データ処 理システムの作動の間端局として作動し得る。入出カニニットは、データ処理シ ステムと端局ユニット、大量記憶ユニット、通信ユニット及びデータ処理システ ムに結合されるべき他の任意のユニットとの間において論理信号群を交換するた めのインターフェースを供与し得る。

第１図に示したシステムは、システムプログラムによって定められた手順を実行 することはできるが、このシステムには、主メモリユニットと中央処理ユニット とが分離しているという難点がある。この分離は、中央処理ユニットによって要 求される論理信号群の伝送を遅延させるため、システムのふるまいに好ましくな い強い効果を与える。更に、データ処理システムによって通常使用されるプログ ラムによって要求されるメモリユニットの大きさのため、一般に、より低速の技 術において（即ち、なるため、メモリユニットが中央処理ユニットに均密に関連 されていても、それによるふるまいに対する損失を生じる強い効果が時には結果 する。

大きなメモリユニットに対する必要と妥当なコストで論理信号群に高速アクセス する必要との相反する要求を満たすために通常用いられる解決策は、中央処理ユ ニットに組み合わされたキャッシュメモリ又はバッファメモリユニットの使用で ある。第２図を参照すると、中央処理ユニット１０（又は１１）は、中央処理ユ ニットの複数の処理コンポーネントに組合わされたキャッシュメモリユニット２ ４を備えている。これらの処理コンポーネントには、命令サブユニット２１と実 行サブユニット２３とが含まれる。第２図には制御ユニット２２も含まれる。こ の制御ユニットは、命令連鎖の実行の「バイブライン化」として普通知られる技 法に従って命令の実行をオーバーラツプさせることを許容するように、中央処理 ユニットによる命令の実行が複数の命令セグメントに区画されている場合に、有 利に使用することができる。この技法の利点は、１つの区画された命令がその実 行のために比較的長い時間を要し得るとしても、各々の命令セグメントの実行に 割り当てられた時間に等しい期間の後に、複数の次々の命令を開始しうろことで ある。そのため、中央処理ユニットの複雑さが増大することの代償として、中央 処理ユニットの処理速度を増大させることができる。しかし、各々の命令セグメ ントの実行に必要な時間は、実行について最長の時間を必要とする命令セグメン トを受けいれるように選定しなければならない。キャッシュメモリユニットは、 中央処理ユニットの一部分であるから、このユニットの動作は、割り当てられた 時間内に完了しなければならず、さもないと時間が長引くことになる。

キャッシュメモリユニットは、（主メモリユニットと中央処理ユニットの実行部 分との間の）中間の記憶装置として用いられる。キャッシュメモリユニットは、 中央処環ユニットの実行部分にとって最も差迫った重要性の論理信号を主メモリ から検索する際に生ずる遅延をさけるために、これらの論理信号群を記憶する。

次に第３ａ図を参照すると、関連技術にしたがったキャッシュメモリユニットの 典型的な構成が図示されている。中央処理ユニットによって取扱われるべきデー タを表わす論理信号群は、データーイン記憶ユニット３１に供給される。関係す るデータ論理信号群の成る選択された部分を特定化するマスク信号を、データー イン記憶ユニ３１に供給することができる。関係するデータ信号群のアドレスを 表わす論理信号群は、アドレス−イン記憶ユニット３２に供給される。記憶ユニ ット３１．３２は、ラッチ型回路、フリップフロップ型回路、レジスタ回路、キ ャッシュメモリユニットの残り部分のためのバッファ信号記憶機能を供与し得る 他の回路又は任意の回路によって実現することができる。アドレス−イン記憶ユ ニット３２からの出力信号の第１部分は、タグ記憶ユニット３３のアドレス−イ ン端子並びにデータ記憶ユニット３４のアドレス−イン端子に供給される。アド レス−イン記憶ユニット３２からの出力信号の第２グループは、タグ記憶ユニッ ト３３のデーターイン端子に供給される。データーイン記憶ユニットからの出力 信号は、データ記憶ユニット３４のデーターイン端子に供給される。タグ記憶ユ ニット３３とデータ記憶ユニット３４とは、複数群の記憶セルから成り、これら の記憶セル群の数と電気的結合とによって、アドレス−イン記憶ユニット３２か らのアドレス信号の第１信号群が記憶ユニット３３．３４の記憶セル群をアドレ ッシングすることを許容する。タグ記憶ユニット３３中の各々の群中の記憶セル の数は、（アドレス信号群の第２群）＝（成る与えられたアドレスにおいての複 数のデータ信号群を記憶することによって受け入れられる任意のアドレス信号） ＋（記憶するべき各々のデータ信号群に組合せうる任意のステータス論理信号） を受入れるに足る値とするべきである。データ記憶ユニット３４中の各群中の記 憶セルの数は、各々のアドレスに組合された論理信号の数を記憶するに足る値と するべきである。データ記憶ユニット３４の出力端子はデーターアウト記憶ユニ ット３６に結合されている。タグ記憶ユニット３３の出力端子とアドレス−イン 記憶ユニット３２中のアドレス信号の第２群の出力信号とは、コンパレーターユ ニット３５に結合されている。アドレス信号群の第１群は、タグ記憶ユニット８ ３及びデータ記憶ユニット３４の両方においてのインデックスアドレスフィール ド及び記憶セル群に関連したアドレスである。アドレス信号群の第２群（第３ｂ 図においてタグ又は比較アドレスフィールドと呼ばれる）は、典型的には、デー タ信号群に組合されたアドレスの残部であり、完全なアドレスに関連されたデー タ信号群と同じインデックスアドレスにおいて、タグ記憶ユニット３３に記憶さ れる。第３ｂ図のアドレス信号群の終端にある破線で示したセルは、データ記憶 ユニット８３中の記憶セル群が最小のアドレッシング可能な信号群を記憶してい る場合に、最下位アドレスビットの保持が余剰であることを表わしている。キャ ッシュメモリユニットの作用に熟達した人には明らかなように、アドレス信号群 中のインデックスフィールドが第３ｂ図に示すようにアドレス信号群中の最下位 アドレスビットとする必要はなく、成る数のデータ信号群記憶戦略のどれかを具 体化するように選定することができる。

「読み出し」操作、キャッシュメモリユニットからの上方の検索は、次のように 理解することができる。検索のために選定されたアドレス信号群は、アドレス− イン記憶ユニット３２に入力される。アドレス信号群のインデックスアドレスフ ィールドは、タグ記憶ユニット３３のアドレス−イン端子及びデータ記憶ユニッ ト３４のアドレス−イン端子に供給される。「読出し」信号は、記憶ユニット３ ３．３４に供給されるので、インデックスアドレスフィールド即ち比較アドレス フィールドによってアドレッシングされたロケーションに記憶された信号群は比 較ユニット３５に入力され、データ記憶ユニット３４のインデックスアドレスに 記憶された信号群即ち（インデックス）＋（比較アドレス）フィールドに関係さ れたデータ信号群は、データーアウト記憶ユニット３６に入力される。それと同 時に、アドレス−イン記憶ユニット３２に記憶されたアドレス信号群のタグ又は 比較アドレスフィールドは、コンパレーターユニット３５に入力され、タグ記憶 ユニット３３から検索された比較アドレスフィールドと比較される。比較の結果 が正であった場合には、データーアウト記憶ユニット３Ｂ中のデータ信号群は、 選択された信号群である。この結果は、一般にヒツト信号と一般に称される信号 によって、データーアウト記憶ユニット３Ｂに伝送される。比較を行なうために 必要な余分な時間の効果を最小とするために、データ信号群を他の装置に転送す ることができる。「ヒツト」信号（又は、「ヒツト」信号の不在）は、中央処理 ユニットの別の部分において選定されたデータ信号群の転送を制御するために使 用することができる。比較が負であったら、即ち、選択されたデータ信号群がデ ータ記憶ユニット３４中（従って、データーアウト記憶ユニット３６中）になか ったら、選定されたデータ信号群は、主メモリユニットから検索しなければなら ない。

成るデータ信号群をキャッシュメモリユニット中に記憶する「書き込み」動作は 、次のように具体化される。

アドレス信号群は、アドレス−イン記憶ユニット３２に入力され、関係するデー タ信号群は、データーイン記憶ユニット３１に入力される。アドレス信号群のイ ンデックス部分は、タグ記憶ユニット３３のアドレス端子に供給され、アドレス 信号群の比較部分は、比較ユニット３５に入力される。タグ記憶ユニット３３の 記憶セル群に記憶されたタグアドレス部分（インデックス部分によって特定化さ れる）は、比較ユニット３５に入力されたアト１／ス信号群の比較部分と、比較 ユニット３５において比較される。この比較の結果として、タグアドレス群が同 一であったら、「ヒツト」信号は、データ記憶ユニット３４の書込み端子を動作 させ、データーイン記憶ユニット３１に記憶されたデータ信号群は、アドレス− イン記憶ユニット３２に記憶されたインデックス信号群によって定まるロケーシ ョンにおいて、データ記憶ユニット３４に入力される。「ヒツト」信号が発生し なかった場合にはデータ信号群は、主メモリ中の関係したアドレス信号群によっ て特定化されたアドレスにおいて、主メモリユニット１５（第１図参照）中に記 憶される。明らかなように、データ信号群の記憶は、タグ信号群の比較が完了し た後においてのみ行なわれうるので、書き込み動作には、読み出し動作よりも実 質的に長い時間を必要とする。第２図に示したような制御ユニットを有する中央 処理ユニットにおいてキャッシュメモリユニットの作動速度を増大させる試みは 、書き込み動作がシーケンシャルな性質をもつことによって制限される。

そのため、命令連鎖の区画化又はバイブライン化された実行を有する中央処理ユ ニットに適合さたれた作動を行ない得るキャッシュメモリユニットのための装置 及び方法の必要が感じられている。

発明の概要 本発明の１つの目的は、改良されたデータ処理ユニットを提供することにある。

本発明の別の目的は、中央処理サブシステム中の改良されたキャッシュメモリユ ニットを提供することにある。

本発明の更に別の目的は、区画化又はバイブライン化命令実行を有する中央処理 ユニットに適合した仕方で作動するキャッシュメモリユニットを提供することに ある。

本発明のより特定的な目的は、２システムクロツクサイクルにおいて実行可能な キャッシュメモリ書き込み作動を提供することにある。

本発明の更に別の目的は、データ信号群の記憶が２工程で行なわれ、第１工程で は、データ信号群に組合された関連アドレス信号群がキャッシュメモリユニット 中に存在することが定められる際に、該データ信号群が一次的に記憶され、第２ 工程では、関連アドレス信号群がキャッシュメモリユニット中に存在する場合に 、該データ信号群が記憶される。

前記の目的並びに他の目的は、本発明によれば、２つのシステムクロックサイク ルの間に書込み動作が行なわれるキャッシュメモリを中央処理ユニットに用意す ることによって実現される。読み出しサイクルは１サイクルで行なうことができ る。第１クロツクサイクルの間では、書込み動作に関係したアドレスと、インデ ックスアドレスにおいてタグ記憶ユニット中に記憶されたタグアドレスフィール ド即ち比較アドレスフィールドとが比較される。このサイクルの間にデータ信号 群とアドレス信号群のインデックス部分とが補助レジスターに記憶される。

比較が正であった場合、書込み指令が存在している次のサイクルの間に、補助記 憶ユニット中のデータ信号群は、データ記憶ユニットに記憶され、それによって 書き込み動作を終了する。データ信号群の最後のバージョンが読み出し指令の間 に中央処理ユニットによって使用されることを確実にするために、補助記憶ユニ ット中のデータ信号群のアドレスは、タグ記憶ユニット中の比較アドレスフィー ルドと共にチェックされる。要求されたデータ信号群が補助記憶ユニットにある 時に、このデータ信号群は、中央処理ユニットに転送される。

本発明のこれらの目的及び他の目的は、図面と共に以下の説明を読むことによっ て理解されよう。

図面の簡単な説明 第１図は、本発明を利用することのできるデータ処理システムの各コンポーネン トのブロック図である。

第２図は、第１図に示した中央処理ユニットの１つのもののコンポーネントを示 すブロック図である。

第３ａ図は、中央処理ユニットに用いられるキャッシュメモリユニットのブロッ ク図である。

第３ｂ図は、１つのアドレス信号群を限定されたフィールドに区分することを示 す説明図である。

第４図は、本発明によるキャッシュメモリユニットのブロック図である。

第５図は、２サイクル書き込み動作が介在する読み出図である。

図面の簡単な説明 １、図の詳細な説明 第１図、第２図、第３ａ図及び第３ｂ図については、関連技術について先に説明 した通りである。

次に第４図を参照すると、本発明によるキャッシュメモリユニットが具体的に図 示されている。このキャッシュメモリユニットは、第３ａ図のキャッシュメモリ ユニットと同様の仕方で図示されている。余分な装置には、データーイン記憶ユ ニット３１がらのデータ信号群、マスク信号、並びに、アドレス−イン記憶ユニ ット３２に記憶されたアドレス信号群のインデックスフィールド部分を記憶する ことのできる補助記憶ユニット４１が含まれる。

補助コンパレーターユニット４２は、補助記憶ユニット４１及びアドレス−イン 記憶ユニット３２がらのアドレス信号インデックス部分を比較することができる 。データ記憶ユニット３４のアドレス端子に供給された論理信号群は、可制御ゲ ート又はマルチプレクサ−ユニット４４によって定められ、指令信号がそれぞれ 読み出し信号であるが又は書き込み信号であるかに従って、アドレス−イン記憶 ユニット３２の信号群であるか、又は、補助記憶ユニット４１中の信号群である 。マルチプレクサ４３によってデーターアウト記憶ユニット３６に入力されるよ うに選択されるデータ信号群は、正の比較信号が補助コンパレーターユニ・ごト ４２によって発生したか否かによって定められる。

比較が正であると補助記憶ユニット４１からのデー・夕信芳酵が選択され、そう でないと、記憶ユニット３４からのデータ信号群が選択される。データーアウト 記憶ユニット３６に人力されたデータ論理信号の中央処理ユニットへの転送は、 第３ａ図に関連して前述した同じ仕方で、コンパレーターユニット３５からの「 ヒツト」信号の供給に依存する。

次に第５図を参照して、最初の２つの書込み指令の間に介在される３つの書込み 動作と１つの読出し動作の実行について説明する。クロックサイクルＴｌの間に キャッシュメモリユニットに書込み指令が送出され、タグ記憶ユニット３３は、 比較動作を行なう。１つの読出し動作は、サイクルＴ２の間に、キャッシュメモ リによって完全に実行することができる。後のサイクルＴ　の間に次の（第２の ）書込み指令がキャッシュメモリユニットに送出され、関係するタグ記憶ユニッ トの動作が行なわれる。サイクルＴ１の間のタグ記憶ユニットの動作の結果が正 の比較を表わした場合、同時に、サイクルＴ　の間に、サイクルＴ１において送 出された書込み指令との関連において、データ信号群がデータ記憶ユニット３４ 中に記憶される。次に、サイクルＴ　（第３書込み指令がｎ＋１ 送出される場合）において、Ｔ　の間の比較が正ならば、Ｔ　において送出され た書込み指令に関係したデータ信芳酵は、データ記憶ユニット３４に記憶される 。

３、好適な実施例の動作 書き込み動作のためのキャッシュメモリユニットの作動は、本発明に従って２工 程で行なわれる。第１工程では、データ信号群を特定化するアドレス信号群は、 タグメモリ記憶ユニット中のアドレス信号群と、コンパレーターユニット３５に おいて比較され、アドレスがそれに含まれているか否かが定められる。比較され ているアドレス信号群に関係したデータ信号群とアドレス信号群のインデックス 部分とは、この比較の間に、補助記憶ユニット４１中に記憶される。比較器３５ の比較の結果を補助記憶ユニット４１に記憶される。アドレス信号群の比較が正 であると、次の書き込み指令が送出された時に、データ信号群は、アドレス信号 群によって特定化されたアドレスにおいて、最終的に、データ記憶ユニット３４ 中に記憶される。いずれにしても、データ信号群は、可及的にすみやかに記憶さ れるように、主メモリユニットに転送される。われわれの好ましい実施例によれ ば、複数のデータ処理サブシステムが主メモリユニットをデータベースとして利 用していることから、主メモリユニットは、データ信号群の最新のバージョンを 常に収納しているべきである。しかし当業者には明らかなように、本発明の他の 実施例は、主メモリの更新のために異なった戦略をもつことができる。

読み出し指令がキャッシュメモリユニットに供給されると、アドレス信号群の比 較フィールドは、タグ記憶ユされる。補助記憶ユニット４１に記憶されたアドレ ス信号群のインデックス部分は、補助記憶ユニット４１中において、読み出し作 動に関連されたアドレス信号群のインデックス部分と比較される。補助比較ユニ ットは４２中の比較とコンパレーターユニット３５中の比較とが共に正であると 、補助記憶ユニット４１に記憶されたデータ信号群は、データ信号群の最新のバ ージョンであり、このデータ信号群は、中央処理ユニットによって使用される。

第４図に示すように、比較ユニット４２からの「ヒツト」信号（アドレッシング されているデータ信号群の最新のバージョンが補助記憶ユニット４ｊ中にあるこ とを示す）は、マルチプレクサ−４３によって、補助記憶ユニット４１からのデ ータ信号群をデーターアウト記憶ユニット３６に供給させる。補助コンパレータ ーユニットは４２からの比較が負であると、即ち、マルチプレクサ−４３に「ヒ ツト」信号が供給されないと、データ記憶ユニット８４からのデータ信号群は、 データーアウト記憶ユニット３Ｂに供給される。コンパレーターユニット３５か らの「ヒツト」信号は、データーアウト記憶ユニット３６の内容がデータ記憶ユ ニット３４からのものか又は補助記憶ユニット４１からのものかとは拘りなく、 データーアウト記憶ユニット３６がその内容を中央処理ユニットに転送すること を可能とする。

前述したように、コンパレーターユニット３５からの「ヒツト」信号がないと、 アドレス−イン記憶ユニット３２に記憶されたアドレス信号に対応するキャッシ ュメモリ中のデータはないので、データーアウト記憶ユニット３Ｂから中央処理 ユニットにデータが転送されない。

明らかなように、本発明は、キャッシュメモリユニットの書込み作動を２つのサ ブオペレーション（第１のサブオペレーションは書き込み指令が受信される時に 行なわれ、第２のサブオペレーションは、次の書き込み指令が受信される時に行 なわれる）に区画するが、第２のサブオペレーションは、読み出し指令が受信さ れない次のシステムクロックサイクルの間に行なわれてもよい。この形態は、読 出し指令が存在しない場合には書き込みサイクルに続くサイクルの間に、また読 み出し指令が存在している場合には、読み出し指令の存在しない最初のシステム クロックサイクルの間に、補助記憶ユニット４１からデータ記憶ユニット３４へ のデータ信号の記憶を活性による論理装置によって実現することができる。

以上の説明は、好適な実施例の作用を説明するためになされ、本発明の範囲を制 限するためのものではない。

本発明の範囲は、以下の請求の範囲のみによって制限される。以上の説明から、 本発明の精神及び範囲に包含されるべき多くの変更が当業者に明らかとなるであ ろう。

ＦＩＧ３σ 手続補正書（方式） 昭和６３４１月１４日

Claims (7)

【特許請求の範囲】
1. １．第１指命に応答して、予選定されたデータ信号群を一時的に記憶するための 第１記憶手段と、該予選定されたデータ信号群に関連された第１アドレス信号群 を一時的に記憶し、該第１アドレス信号群の有効性を特定化するための、アドレ ス記憶手段と、関連された該アドレス信号群が有効である場合に該予選定された データ信号群を次の第１指令の間記憶するための第２記憶手段と、 第２指令に応答して、第２アドレス信号群に関連された選定された論理信号群を 検索する検索手段とを有し、該予選定されたデータ信号群に関連された該第１ア ドレス信号群と該選定された論理信号群に関連された該第２アドレス信号群とを 同一とすることができるようにした、データ処理ユニットの中央処理ユニットに 組合されたキャッシュメモリユニット。
2. ２．該第１指令と該次の第１指令との間に該第２指令が生じうるようにした請求 の範囲第１項記載のキャッシュメモリユニット。
3. ３．該予選定されたデータ信号群の記憶が、指令のないクロックサイクルの間に 、該指令のないクロックサイクルが該次の第１指令の前に生起した時にに起しう るようにした請求の範囲第２項記載のキャッシュメモリサイクル。
4. ４．第１データ信号群が該キャッシュメモリユニット中に存在する時を特定化す る工程と、該特定化工程の間に該第１データ信号群を一時的に記憶させる工程と 、 該特定化工程を反復する間に該データ信号群を該キャッシュメモリに記憶させる 工程と、 中央処理ユニットが必要とするデータ信号群に関連された第２アドレスと第１ア ドレスが同一である場合に該データ信号群を一時的な記憶から検索する工程とを 含む、中央処理ユニットに関連されたキャッシュメモリユニットの操作方法。
5. ５．該特定化工程と該記憶工程との間において検索工程を行ないうるようにする 請求の範囲第４項記載のキャッシュメモリユニットの操作方法。
6. ６．該検索工程と該記憶工程の不在時に該記憶工程を行ないうるようにする請求 の範囲第５項記載のキャッシュメモリユニットの操作方法。
7. ７．入力アドレス信号群が該キャッシュメモリユニットに記憶される時に該入力 アドレス信号群に組合されたデータ信号群を記憶するための、中央処理サブシス テムのキャッシュメモリユニットであって、第１アドレス信号部分によって定め られたロケーションにおいて、該第１アドレス部分と第２アドレス部分に関連さ れたデータ信号群を記憶するための第２記憶ユニットと、 入力アドレス信号群が該記憶された第１アドレス部分と第２アドレス部分とのう ちの１つと同一の場合に第１信号を供給する比較装置と、 該比較装置が第１指令信号群に組合された入力アドレス信号に応答して該第１信 号を供給した時に、該キャッシュメモリユニットの出力端子に、該入力アドレス 信号に関連されたデータ信号群を供給するための検索装置と、第３記憶ユニット と、 供給された入力アドレス信号群に組合されたデータ信号群を一時的に記憶し、供 給された入力アドレス信号群の第２部分を該第３記憶ユニット中に一時的に記憶 し、第２指令信号群に応答して該比較装置を活性化する記憶装置と を有し、該記憶装置は、該比較装置によって第１信号が発生した時に、次の第２ 指令信号群が供給されると直ちに、該入力データ信号群を該第２記憶ユニットに 転送し、該第１指令信号群は、入力アドレス信号群の第２アドレス部分が該一時 的に記憶された第２部分と同等である場合に該第３記憶ユニット中の該入力デー タ信号をキャッシュ出力端子に供給する ようにしたキャッシュメモリユニット。