JPH05120133A

JPH05120133A - キヤツシユ装置

Info

Publication number: JPH05120133A
Application number: JP3282777A
Authority: JP
Inventors: Yukinobu Nishikawa; 幸伸西川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1991-10-29
Filing date: 1991-10-29
Publication date: 1993-05-18

Abstract

(57)【要約】【目的】コンテキストスイッチングが行われる場合な
どでも、ミスヒットの発生頻度を低減してメモリトラヒ
ックを減少させ、アクセスの大幅な高速化を図ることが
できるキャッシュ装置を提供する。【構成】キャッシュ制御部７１は、キャッシュ構成情
報に応じて、キャッシュアレイ１１〜１３のうちの何れ
か１つをキャッシュ動作状態にしてダイレクトマップ方
式でマッピングするとともにコンテキストスイッチング
時にキャッシュ動作状態にするキャッシュアレイ１１〜
１３を切り換える制御を行うか、または、キャッシュア
レイ１１・１２を同時にキャッシュ動作状態にする２ウ
ェイセットアソシアティブ方式でマッピングする制御を
行うか、または、キャッシュアレイ１１〜１３を同時に
キャッシュ動作状態にする３ウェイセットアソシアティ
ブ方式でマッピングする制御を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵによるメモリア
クセスの高速化を図るためのキャッシュ装置に関するも
のである。

【０００２】

【従来の技術】一般にＣＰＵの内部処理速度に比べて、
主記憶装置へのアクセス速度は数倍から十数倍遅く、処
理に必要な命令やデータを命令の実行ごとに読み出して
いたのでは、命令の高速処理は望めない。そこで、従来
より、例えば長島・堀越著「キャッシュ記憶」（情報処
理、vol.21、No.4、1980）に示されているように、主記
憶装置の記憶内容の一部を、記憶容量は小さいが高速な
アクセスが可能なメモリ（キャッシュメモリ）に保持さ
せることにより、見かけ上のメモリアクセスを高速化し
て処理の高速化を図るキャッシュ装置が用いられてい
る。

【０００３】この種のキャッシュ装置では、高速化の程
度は、アクセスするデータがキャッシュメモリに保持さ
れている確率に応じて定まる。すなわち、アクセスする
データがキャッシュメモリに保持されていない（ミスヒ
ットした）場合には、主記憶装置に対してアクセスする
ことになるので、メモリトラヒックの増大を招き、高速
化の程度が低くなる。

【０００４】そこで、一般に後にアクセスされたデータ
ほど再度アクセスされる可能性が高いことを利用して、
ミスヒットにより主記憶装置へのアクセスを行った場合
に、そのアクセスされたデータをすでにキャッシュメモ
リに保持されている他のデータと置き換えて保持させる
ようになっている。

【０００５】

【発明が解決しようとする課題】ところで、近年、ＣＰ
Ｕの処理能力の向上やデータ処理装置の使用形態の多様
化などに伴い、実行されるプログラムをコンテキストス
イッチングによって順次切り換えることにより、１つの
ＣＰＵで見かけ上複数のプログラムを同時に実行させる
ことができる、いわゆるマルチタスクシステムが多く用
いられつつある。

【０００６】しかしながら、従来のキャッシュ装置は、
上記のようなコンテキストスイッチングが頻繁に行われ
る場合などには、その効果がほとんど得られないという
問題点を有していた。すなわち、コンテキストスイッチ
ングが発生すると、その時点でキャッシュメモリに保持
されているデータは、ほとんど、コンテキストスイッチ
ング前の処理でアクセスされたデータなので、コンテキ
ストスイッチング後には、ミスヒットが頻発してメモリ
トラヒックが増大し、アクセスが高速化されない。

【０００７】特に、論理アドレスをタグとしてマッピン
グがなされる場合には、コンテキストスイッチングが行
われると、その前後でアドレスとデータとの対応関係が
異なることになるので、キャッシュメモリに保持されて
いるデータを全て無効にする必要がある。それゆえ、コ
ンテキストスイッチング後の新たなデータのアクセスは
常にミスヒットとなり、アクセスが全く高速化されな
い。

【０００８】本発明は上記の点に鑑み、コンテキストス
イッチングが行われる場合などでも、ミスヒットの発生
頻度を低減してメモリトラヒックを減少させ、アクセス
の大幅な高速化を図ることができるキャッシュ装置の提
供を目的としている。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、主記憶装置に格納されるデータの一部を
保持し、主記憶装置に代えて高速なアクセスが行われる
キャッシュ装置において、主記憶装置に格納されるデー
タを、その格納領域のアドレスの少なくとも一部ととも
に保持する複数のエントリと、前記エントリを複数のグ
ループにグループ分けし、何れかのエントリグループを
選択的にキャッシュ動作状態にする制御手段とを備えた
ことを特徴としている。

【００１０】また、前記制御手段は、さらに、同時にキ
ャッシュ動作状態になるエントリグループの数を変更し
て、主記憶装置とエントリとのマッピング方式を切り換
えるように構成されていることを特徴としている。

【００１１】

【作用】上記の構成により、制御手段は、データとアド
レスとを保持するエントリを複数のグループにグループ
分けし、何れかのエントリグループを選択的にキャッシ
ュ動作状態にする。また、制御手段は、さらに、同時に
キャッシュ動作状態になるエントリグループの数を変更
して、主記憶装置とエントリとのマッピング方式を切り
換える。

【００１２】

【実施例】以下、本発明の一実施例として、論理アドレ
スをタグとして主記憶装置とエントリとのマッピングが
なされ、ライトスルー方式でデータの書き込みが行われ
る論理キャッシュ装置の例を図１ないし図３に基づいて
説明する。図１はキャッシュ装置の構成図である。

【００１３】このキャッシュ装置は、図示しないＣＰＵ
から出力されるアドレスに基づき、そのうちのｎ０ビッ
トをタグ情報、ｎ１ビットをインデックス情報、ｎ２ビ
ットをワード選択情報として動作するようになってい
る。図１において、１０は３つのキャッシュアレイ１１
〜１３が設けられて成るキャッシュメモリである。各キ
ャッシュアレイ１１〜１３は、それぞれ、アドレスのイ
ンデックス情報に基づいて択一的に選択される２ⁿ¹個の
エントリ１１１…〜１３１…を有している。各エントリ
１１１…〜１３１…は、タグ情報を保持するタグ保持領
域１１１ａ…〜１３１ａ…、および各タグ保持領域１１
１ａ…〜１３１ａ…に対応して、それぞれ２ⁿ²ワードの
データを保持するデータ保持領域１１１ｂ…〜１３１ｂ
…から成っている。ここで、以下の説明では、それぞれ
のタグ保持領域１１１ａ…・１２１ａ…・１３１ａ…を
総称して、タグ部１１２・１２２・１３２、それぞれの
データ保持領域１１１ｂ…・１２１ｂ…・１３１ｂ…を
総称して、データ部１１３・１２３・１３３と称する。

【００１４】２１〜２３は後述するキャッシュ制御部７
１の制御に応じて、ＣＰＵから出力されたアドレスにお
けるインデックス情報を上記タグ部１１２〜１３２に選
択的に出力するゲートである。３１はキャッシュ制御部
７１の制御に応じて各キャッシュアレイ１１〜１３のタ
グ部１１２〜１３２と比較器４１〜４３とを任意の組み
合わせで接続するタグ部スイッチである。

【００１５】４１〜４３はタグ部１１２〜１３２から出
力されるタグ情報と、ＣＰＵから出力されたアドレスに
おけるタグ情報とを比較して、一致している場合に一致
信号を出力する比較器である。３２は各比較器４１〜４
３から出力される一致信号の論理和をヒット信号として
出力するＯＲ回路３２である。

【００１６】５１はキャッシュ制御部７１の制御に応じ
て各キャッシュアレイ１１〜１３のデータ部１１３〜１
３３とラッチ６１〜６３とを任意の組み合わせで接続す
るデータ部スイッチである。６１〜６３は、それぞれ、
比較器４１〜４３から一致信号が出力されるときに、対
応するデータ部１１３〜１３３から出力されるデータを
そのまま出力するラッチである。

【００１７】７１はゲート２１〜２３、タグ部スイッチ
３１、データ部スイッチ５１、およびキャッシュメモリ
１０の動作を制御するキャッシュ制御部である。上記キ
ャッシュ制御部７１は、より詳しくは図２に示すよう
に、キャッシュ構成レジスタ７１１、プロセスマップ７
１２、カレントプロセスレジスタ７１３、カレントキャ
ッシュポインタレジスタ７１４、および制御回路７１５
から構成されている。

【００１８】キャッシュ構成レジスタ７１１は、ＣＰＵ
等から出力され、主記憶装置とエントリ１１１〜１３１
とのマッピング方式を示すキャッシュ構成情報を保持す
るものである。上記キャッシュ構成情報とマッピング方
式との対応関係は、例えば図３に示すように設定されて
いる。すなわち、キャッシュ構成情報の値が０である場
合には、キャッシュアレイ１１〜１３のうちの何れか１
つをキャッシュ動作状態にしてダイレクトマップ方式で
マッピングするとともに、コンテキストスイッチング時
には、キャッシュ動作状態にするキャッシュアレイ１１
〜１３を切り換えることを示すようになっている。

【００１９】キャッシュ構成情報の値が１である場合に
は、例えばキャッシュアレイ１１・１２を同時にキャッ
シュ動作状態にする２ウェイセットアソシアティブ方式
でマッピングすることを示すようになっている。また、
キャッシュ構成情報の値が２である場合には、キャッシ
ュアレイ１１〜１３を同時にキャッシュ動作状態にする
３ウェイセットアソシアティブ方式でマッピングするこ
とを示すようになっている。

【００２０】プロセスマップ７１２は、それぞれキャッ
シュアレイ１１〜１３に対応する３つのプロセス識別子
レジスタ７１２ａ〜７１２ｃを備え、それぞれのプロセ
ス識別子レジスタ７１２ａ〜７１２ｃにプロセス識別子
が格納されているプロセスの実行時に、対応するキャッ
シュアレイ１１〜１３がキャッシュ動作状態になること
を示すようになっている。

【００２１】カレントプロセスレジスタ７１３は、実行
中のプロセスのプロセス識別子を保持するものである。
カレントキャッシュポインタレジスタ７１４は、キャッ
シュ動作状態になっているキャッシュアレイ１１〜１３
を示すポインタを保持するものである。制御回路７１５
は、ＣＰＵ等から出力されるプロセス識別子、およびキ
ャッシュ構成情報に応じて、上記各レジスタのセットを
行うとともに、各レジスタのセット内容に基づいて、キ
ャッシュ装置各部の動作を制御するようになっている。

【００２２】上記の構成において、マッピング方式がダ
イレクトマップ方式の場合、２ウェイセットアソシアテ
ィブ方式の場合、および３ウェイセットアソシアティブ
方式の場合に行われる動作を説明する。（１）ダイレクトマップ方式の場合ＣＰＵから、キャッシュ制御部７１に値０のキャッシュ
構成情報が入力されると、制御回路７１５は、まず、そ
の値をキャッシュ構成レジスタ７１１に保持する。（１−１）プロセスの実行時（プロセスＡ）次に、例えばプロセスＡの実行を示すプロセス識別子
「ｐｉｄＡ」が入力されると、制御回路７１５は、これ
をカレントプロセスレジスタ７１３に保持する。また、
プロセスマップ７１２にプロセス識別子「ｐｉｄＡ」が
既に保持されているかどうかを調べ、保持されていなけ
れば、そのプロセス識別子「ｐｉｄＡ」を例えばプロセ
ス識別子レジスタ７１２ａに保持し、カレントキャッシ
ュポインタレジスタ７１４に、キャッシュアレイ１１を
キャッシュ動作状態にすることを示すポインタとして例
えば値１を保持する。

【００２３】制御回路７１５は、また、上記ポインタに
基づいて、ゲート２１をアクティブ、ゲート２２・２３
をインアクティブにするとともに、タグ部スイッチ３１
を介してキャッシュアレイ１１のタグ部１１２と比較器
４１とを接続させ、また、データ部スイッチ５１を介し
てデータ部１１３とラッチ６１とを接続させることによ
り、キャッシュ動作にキャッシュアレイ１１が用いられ
るようにする。

【００２４】この状態で、データの読み出し、および書
き込みの際には、次のような動作が行われる。まず、デ
ータの読み出しの場合には、ＣＰＵからメモリアクセス
のためにアドレスが出力されると、そのアドレスにおけ
るインデックス情報はゲート２１を介してキャッシュア
レイ１１に入力され、そのインデックス情報に対応する
エントリ１１１のタグ保持領域１１１ａ、およびデータ
保持領域１１１ｂに保持されているタグ情報、およびデ
ータが、タグ部スイッチ３１またはデータ部スイッチ５
１を介して比較器４１またはラッチ６１に入力される。

【００２５】比較器４１は、上記タグ保持領域１１１ａ
から入力されたタグ情報と、ＣＰＵから出力されたアド
レスにおけるタグ情報とを比較する。２つのタグ情報が
一致していれば、比較器４１は一致信号を出力し、この
一致信号はＯＲ回路３２からヒット信号として出力され
る。また、上記一致信号に応じてラッチ６１が開き、デ
ータ保持領域１１１ｂから出力されたデータが出力され
る。

【００２６】また、上記２つのタグ情報が一致していな
ければ、ＯＲ回路３２からはヒット信号が出力されず、
また、ラッチ６１からはデータが出力されない。この場
合には、例えば図示しないメモリアクセス制御装置によ
って主記憶装置からデータが読み出され、ＣＰＵに入力
されるとともに、キャッシュメモリ１０に入力される。
このデータは、アドレスにおけるタグ情報とともに、イ
ンデックス情報に対応するエントリ１１１のタグ保持領
域１１１ａ、およびデータ保持領域１１１ｂに保持され
ることにより、次に同一のアドレスがアクセスされる際
にはキャッシュヒットとなるので、高速なアクセスが行
われるようになる。

【００２７】データの書き込みの場合には、読み出しの
場合と同様に、ＣＰＵからのアドレスにおけるタグ情報
と、インデックス情報に対応するエントリ１１１のタグ
保持領域１１１ａに保持されているタグ情報との比較が
行われる。そして、一致している場合には、データだけ
が、上記エントリ１１１のデータ保持領域１１１ｂに書
き込まれる一方、一致していない場合には、データとと
もにタグ情報が、データ保持領域１１１ｂおよびタグ保
持領域１１１ａに書き込まれる。（１−２）他のプロセス（プロセスＢ）が実行される場
合。

【００２８】次に、コンテキストスイッチングにより、
例えばプロセスＢの実行を示すプロセス識別子「ｐｉｄ
Ｂ」がキャッシュ制御部７１に入力されると、制御回路
７１５は、前記プロセスＡの場合と同様に、そのプロセ
ス識別子「ｐｉｄＢ」をカレントプロセスレジスタ７１
３に保持するとともに、プロセスマップ７１２にプロセ
ス識別子「ｐｉｄＢ」が既に保持されているかどうかを
調べ、保持されていなければ、そのプロセス識別子「ｐ
ｉｄＢ」を例えばプロセス識別子レジスタ７１２ｂに保
持し、カレントキャッシュポインタレジスタ７１４に、
キャッシュアレイ１２をキャッシュ動作状態にすること
を示すポインタとして例えば値２を保持する。

【００２９】制御回路７１５は、また、上記ポインタに
基づいて、ゲート２２をアクティブ、ゲート２１・２３
をインアクティブにするとともに、タグ部スイッチ３１
を介してキャッシュアレイ１２のタグ部１２２と比較器
４２とを接続させ、また、データ部スイッチ５１に、デ
ータ部１２３とラッチ６２とを接続させることにより、
キャッシュ動作にキャッシュアレイ１２が用いられるよ
うにする。

【００３０】すなわち、キャッシュ動作状態になるキャ
ッシュアレイが、キャッシュアレイ１１からキャッシュ
アレイ１２に切り換えられる。以下、データの読み出
し、および書き込みは、上記プロセスＡの場合と同様に
行なわれるが、ミスヒットが生じる場合でも、キャッシ
ュアレイ１１の保持内容が変更されることはない。それ
ゆえ、再度プロセスＡが実行されるべくコンテキストス
イッチングが行われた場合に、キャッシュミスが頻発す
ることはない。（１−３）さらに他のプロセス（プロセスＣ）が実行さ
れる場合。

【００３１】さらに、コンテキストスイッチングによ
り、例えばプロセスＣの実行を示すプロセス識別子「ｐ
ｉｄＣ」がキャッシュ制御部７１に入力された場合に
も、同様に、制御回路７１５は、プロセス識別子「ｐｉ
ｄＣ」をカレントプロセスレジスタ７１３、およびプロ
セスマップ７１２のプロセス識別子レジスタ７１２ｃに
保持し、カレントキャッシュポインタレジスタ７１４
に、値３を保持する。

【００３２】また、ゲート２３がアクティブ、ゲート２
１・２２がインアクティブにされるとともに、タグ部ス
イッチ３１を介してキャッシュアレイ１３のタグ部１３
２と比較器４３とを接続させ、また、データ部スイッチ
５１を介してデータ部１３３とラッチ６３とを接続させ
ることにより、キャッシュ動作にキャッシュアレイ１３
が用いられるようになって、キャッシュ動作状態になる
キャッシュアレイが、キャッシュアレイ１２からキャッ
シュアレイ１３に切り換えられる。

【００３３】そして、この場合にも、キャッシュアレイ
１１・１２の保持内容はそのまま保存される。（１−４）再度プロセスＡが実行される場合。コンテキストスイッチングにより、再度、プロセスＡの
実行を示すプロセス識別子「ｐｉｄＡ」がキャッシュ制
御部７１に入力された場合には、この識別子「ｐｉｄ
Ａ」は既にプロセスマップ７１２のプロセス識別子レジ
スタ７１２ａに保持されているので、カレントプロセス
レジスタ７１３に識別子「ｐｉｄＡ」が保持されるとと
もに、カレントキャッシュポインタレジスタ７１４に値
１が保持され、以下、前記（１−１）の場合と同じ動作
が行われる。（１−５）さらに他のプロセスが実行される場合。

【００３４】上記のように、プロセスマップ７１２の各
プロセス識別子レジスタ７１２ａ〜７１２ｃにプロセス
識別子が設定されている状態で、さらに他のプロセスへ
のコンテキストスイッチングが行われた場合には、プロ
セス識別子レジスタ７１２ａ〜７１２ｃのうちの何れか
が新たなプロセス識別子に書き換えられ、そのプロセス
識別子レジスタ７１２ａ〜７１２ｃに対応するキャッシ
ュアレイ１１〜１３の保持内容が無効化された後、同様
の動作が行われる。

【００３５】このように、コンテキストスイッチングが
行われる場合でも、実行されるプロセスに対応するキャ
ッシュアレイ１１〜１３が存在する場合には、コンテキ
ストスイッチングによるオーバヘッドが生じないので、
ミスヒットの発生頻度が低減され、メモリトラヒックは
減少する。（２）２ウェイセットアソシアティブ方式の場合ＣＰＵから、キャッシュ制御部７１に値１のキャッシュ
構成情報が入力されると、制御回路７１５は、まず、そ
の値をキャッシュ構成レジスタ７１１に保持する。

【００３６】この場合には、プロセス識別子が入力され
ると、制御回路７１５は、そのプロセス識別子を例えば
プロセス識別子レジスタ７１２ａ・７１２ｂに保持し、
カレントキャッシュポインタレジスタ７１４に、キャッ
シュアレイ１１・１２をキャッシュ動作状態にすること
を示すポインタとして例えば値１および値２を保持す
る。

【００３７】制御回路７１５は、また、上記ポインタに
基づいて、ゲート２１・２２をアクティブ、ゲート２３
をインアクティブにするとともに、タグ部スイッチ３１
を介してキャッシュアレイ１１・１２のタグ部１１２・
１２２と比較器４１・４２とをそれぞれ接続させ、ま
た、データ部スイッチ５１を介してデータ部１１３・１
２３とラッチ６１・６２とをそれぞれ接続させることに
より、キャッシュ動作にキャッシュアレイ１１・１２が
同時に用いられるようにする。

【００３８】この場合、例えばデータの読み出しが行わ
れる際には、ＣＰＵから出力されるアドレスにおけるイ
ンデックス情報は、ゲート２１・２２を介してキャッシ
ュアレイ１１・１２に入力され、インデックス情報に対
応するそれぞれのエントリ１１１・１２１からタグ情報
およびデータが出力され、比較器４１・４２またはラッ
チ６１・６２に入力される。

【００３９】比較器４１・４２に入力されたタグ情報
は、それぞれアドレスにおけるタグ情報と比較され、何
れか一方が一致していれば、ＯＲ回路３２からヒット信
号が出力され、対応するデータがラッチ６１またはラッ
チ６２から出力される。また、ミスヒットが生じた場合
には、前記ダイレクトマップ方式と同様の動作が行われ
る。

【００４０】すなわち、前記ダイレクトマップ方式の場
合に比べてヒット率が高くなるので、より高速なアクセ
スが行われるようになる。また、データの書き込みが行
われる場合も、同様にエントリ１１１・１２１から出力
されるタグ情報の何れか一方が一致していればよいの
で、同様に高速なアクセスが行われることになる。

【００４１】なお、上記のように２ウェイアソシアティ
ブ方式が選択される場合には、キャッシュアレイ１３は
使用されないようになっているが、これは、前記（１）
の場合と同様に、コンテキストスイッチングが行われた
ときにダイレクトマップ方式でキャッシュ動作させるよ
うにしてもよい。また、キャッシュアレイがさらに多く
設けられている場合には、２ウェイアソシアティブ方式
のキャッシュ動作をコンテキストスイッチングにより切
り換えるようにするなどしてもよい。（３）３ウェイセットアソシアティブ方式の場合ＣＰＵから、キャッシュ制御部７１に値２のキャッシュ
構成情報が入力されると、制御回路７１５は、その値を
キャッシュ構成レジスタ７１１に保持し、プロセス識別
子が入力されると、そのプロセス識別子を各プロセス識
別子レジスタ７１２ａ〜７１２ｃに保持し、カレントキ
ャッシュポインタレジスタ７１４に、キャッシュアレイ
１１〜１３をキャッシュ動作状態にすることを示すポイ
ンタとして例えば値１ないし値３を保持する。

【００４２】制御回路７１５は、また、上記ポインタに
基づいて、全てのゲート２１〜２３をアクティブにする
とともに、タグ部スイッチ３１を介してキャッシュアレ
イ１１〜１３のタグ部１１２〜１３２と比較器４１〜４
３とをそれぞれ接続させ、また、データ部スイッチ５１
を介してデータ部１１３〜１３３とラッチ６１〜６３と
をそれぞれ接続させることにより、キャッシュ動作に全
てのキャッシュアレイ１１〜１３が同時に用いられるよ
うにする。

【００４３】この場合には、比較器４１〜４３に入力さ
れたタグ情報のうちの何れか１つがアドレスにおけるタ
グ情報と一致していれば、ＯＲ回路３２からヒット信号
が出力され、対応するデータがラッチ６１、ラッチ６
２、またはラッチ６３から出力されるので、前記２ウェ
イアソシアティブ方式の場合よりもさらに高速なアクセ
スが行われるようになる。

【００４４】上記のように、マッピング方式を柔軟に変
更できるので、複数のプロセスがコンテキストスイッチ
ングにより実行される場合には、キャッシュアレイの切
り換えを行うことにより、コンテキストスイッチングに
よるオーバヘッドが生じないようにして、各プロセスの
処理の高速化を図ることができる一方、単独のプロセス
が実行される場合には、複数のキャッシュアレイを用い
ることにより、さらに高速な処理を行わせることができ
る。

【００４５】なお、上記実施例においては、タグ部スイ
ッチ３１を介してキャッシュアレイ１１〜１３のタグ部
１１２〜１３２と比較器４１〜４３とをそれぞれ接続さ
せ、また、データ部スイッチ５１を介してデータ部１１
３〜１３３とラッチ６１〜６３とをそれぞれ接続させる
例を示したが、これに限らず、タグ部１１２〜１３２と
比較器４１〜４３等を直接、接続する一方、各比較器４
１〜４３等の出力の有無を制御するようにしてもよい。

【００４６】

【発明の効果】以上説明したように、本発明によれば、
データとアドレスとを保持するエントリを複数のグルー
プにグループ分けし、何れかのエントリグループを選択
的にキャッシュ動作状態にする制御手段を備えることに
より、例えばコンテキストスイッチング時に、キャッシ
ュ動作状態にするエントリを切り換えて、コンテキスト
スイッチング前にアクセスされたデータをそのまま保存
するとともに、コンテキストスイッチング後の処理に応
じたエントリをキャッシュ動作状態にすることができる
ので、ミスヒットの発生頻度を低減してメモリトラヒッ
クを減少させ、アクセスの大幅な高速化を図ることがで
きるという効果を奏する。

【００４７】また、制御手段が、さらに、同時にキャッ
シュ動作状態になるエントリグループの数を変更して主
記憶装置とエントリとのマッピング方式を切り換えるよ
うに構成されていることにより、処理に応じたマッピン
グ方式を選択し、各エントリにデータを効率よく保持さ
せることができるので、一層、アクセスの高速化を図る
ことができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例に係るキャッシュ装置の構成
を示すブロック図である。

【図２】同、キャッシュ制御部の詳細な構成を示すブロ
ック図である。

【図３】同、キャッシュ制御部のキャッシュ構成レジス
タに設定される値とマッピング方式との対応関係を示す
説明図である。

【符号の説明】

１０キャッシュメモリ１１、１２、１３キャッシュアレイ７１キャッシュ制御部１１１、１２１、１３１エントリ１１１ａ、１２１ａ、１３１ａタグ保持領域１１１ｂ、１２１ｂ、１３１ｂデータ保持領域１１２、１２２、１３２タグ部１１３、１２３、１３３データ部

Claims

【特許請求の範囲】

【請求項１】主記憶装置に格納されるデータの一部を
保持し、主記憶装置に代えて高速なアクセスが行われる
キャッシュ装置において、主記憶装置に格納されるデータを、その格納領域のアド
レスの少なくとも一部とともに保持する複数のエントリ
と、前記エントリを複数のグループにグループ分けし、何れ
かのエントリグループを選択的にキャッシュ動作状態に
する制御手段とを備えたことを特徴とするキャッシュ装
置。
【請求項２】前記制御手段は、コンテキストスイッチ
ングの発生時に、キャッシュ動作状態にするエントリグ
ループを切り換えるように構成されていることを特徴と
する請求項１のキャッシュ装置。
【請求項３】前記制御手段は、さらに、同時にキャッ
シュ動作状態になるエントリグループの数を変更して、
主記憶装置とエントリとのマッピング方式を切り換える
ように構成されていることを特徴とする請求項１のキャ
ッシュ装置。
【請求項４】前記制御手段は、マッピング方式を、１
つのエントリグループだけがキャッシュ動作状態になる
ダイレクトマップ方式と、複数のエントリグループが同
時にキャッシュ動作状態になるセットアソシアティブ方
式とに切り換えるように構成されていることを特徴とす
る請求項３のキャッシュ装置。