JPS6063650A - バッファメモリ一致制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）発明の技術分野 本発明は、主記憶装置と、パフファメモリを有する中央
処理装置と、複数のメモリアドレスポートを有する複数
の他処理装置とからなるデータ処理システムであって、
上記バッファメモリのタグ部と、少なくとも同一の内容
を保持する第２のタグ部を有するシステムにおける、上
記第２のタグ部に対する制御方式に関する。

（ｂ）技術の背景 主記憶装置と、メモリ制御部と、中央処理装置と、チャ
ネルプロセッサー，ベクトルユニット等、Ｎ個のメモリ
アドレスポートを有し、１メモリサイクルで全アドレス
ポート分のアクセスができるデータ処理システムにおい
て、中央処理装置内に設けられているバッファメモリ〔
タグ部（以下ＴＡＧＩという）とデータ部とからなる〕
と上記主記憶装置との内容を効率的に一致させる方式と
して、上記メモリ制御部に別のタグ部（以下ＴＡＧ２と
いう）を、上記アドレスポート対応に設け、例えばベク
トルユニット（以下ＶＵという）から主記憶装置にスト
アアクセスを行った時の、該ストアアドレスとＴＡＧ２
の登録アドレスとが一致した場合のみ、上記バッファメ
モリに対して、該ストアアドレスを無効化するように制
御する方法が知られている。

若し、このＴＡＧ２がないと、Ｖロから主記憶装置に対
して、ストアアクセスを行う毎に、上記バソファメモリ
に対して該アドレスに関する無効化要求がだされ、中央
処理装置での上記バッファメモリの使用効率を低下させ
る問題があった。

然して、上記ＴＡＧ２を設けることにより、ＴＡＧ２で
の照合一致したアドレスに対してのみ、無効化要求を行
うようにすることにより、中央処理装置での上記バソフ
ァメモリの使用効率を向上させることができる。

本発明は、このＴＡＧ２に対ずる制御方式に関している
。

イＣ》従来技術と問題点 ＴＡＧＩとＴＡＧ２とを有しているデータ処理システム
において、従来とっていた技術は、ＴＡＧＩとＴＡＧ２
には同一データを登録し、且つ同一データの消去（無効
化処理）を行っていた。

然して、スーパーコンピュータ等、主記憶装置に対する
アドレスポートがＮ個存在し、且っ１演算サイクルにお
いて、上記アドレスポート分のメモリアクセス要求が出
るシステムにおいては、ＴＡＧ１と同一のハードウェア
量がＮ個分必要であり、又Ｎ個のアドレスポートからの
無効化アドレスによって、ＴＡＧ２に登録されている同
じアドレスを消去する回路のハードウェア量も膨大とな
る問題があった。

更に、Ｎ個のアドレスポートからの無効化アドレスによ
り、ＴＡＧ２から同じアドレスを１演算サイクルで消去
する為には、上記Ｎ個の全ポートからのメモリアクセス
を同時に停止させる必要が有った。

（ｄｌ発明の目的 本発明は上記従来の欠点に鑑み、主記憶装置に対するＮ
個のアドレスポートを有するデータ処理システムにおい
て、該Ｎ個のアドレスポートからの無効化アドレスによ
って、Ｎ個のＴＡＧ２に登録されている同じアドレスを
消去する回路のノ＼−ドウェア量を削減し、且つ主記憶
装置とバツファメモリとの一致制御機能は落とさない方
式を提供することを目的とするものである。

（ｅｌ発明の構成 そしてこの目的は、本発明によれば： 《１》主記憶装置と、バッファメモリを有する中央処理
装置と、複数のメモリアドレスポートを有する複数の他
処理装置とからなるデータ処理システムであって、上記
バソファメモリのタグ部と、少なくとも同一の内容を保
持する第２のタグ部を有するシステムにおいて、該第２
のタグ部の容量を上記バックァメモリのタグ部の容量よ
り太き《して、上記主記憶装置と上記ノイ・ノファメモ
＋Ｊの内容を一致させるのに、上記他処理装置が、上記
ノ（・ノファメモリが保持しているアドレスに対してア
クセスを行い、上記第２のタグ部を制御して、上記バッ
ツァメモリに対して無効化処理力＜Ｊ−要になった時、
該無効化要求を行ったアドレスを、該第２のタグ部より
消去しないように制御する方法。

（２）１項記載のバソファメモリー致制御方式において
、複数のメモリアドレスポートからのアドレスデータの
複数のパリ・ノドビ・ソトが、総てオフであることを検
出する手段を設け、該手段の検出出力が得られた時、前
記無効化要求を行ったアドレスを第２のタグ部より消去
するように制御する方法。

を提供することによって達成され、第２のタグ部に登録
されている無効化アドレスを消去する回路を削除するか
、或いは若干の消去回路を設レナるだけで、主記憶装置
とバ・ノファメモリとの内容を一致させることができる
利点がある。

（ｆノ発明の実施例 先ず、本発明の主旨を要約すると、主記憶装置に対する
Ｎ個のアドレスポートと、中央処理装置にバ・ソファメ
モリを有し、該バッファメモリのタグ部とは別に、該ア
ドレスポート対応に第２のタグ部を有するデータ処理シ
ステムにおいて、該第２のタグ部の容量を、バソファメ
モリのタグ部より大きくしておき、上記各アドレスポー
トから主記憶装置に剥してメモリアクセスが行われ、第
２のタグ部において一致がとれ、バッファメモリに対し
て該アドレスに関して無効化処理が必要となっても、該
第２のタグ部内の上記一致がとれたアドレスを消去しな
いように制御するか、或いは第２のタグ部に対するアク
セスがない時のみ、若干の消去回路を付加して消去する
ように制御することにより、第２のタグ部における、無
効化アドレスを消去する為のハードウェア量を削減しよ
うとするものである。

以下本発明の実施例を図面によって詳述する。

第１図は、本発明を適用したデータ処理システムの構成
をブロソク図で示した図であり、第２図はバソファメモ
リ内のタグ部（ＴＡＧＩ）と第２のタグ部（ＴＡＧ２）
の構成例を示した図であり、第３図は本発明の一実施例
と他の実施例とを合わせてブロソク図で示した図である
。本実施例において、アドレスポートについては、説明
を簡単にする為にＡボートとＢポートの２ポートとする
。

第１図において、１は主記憶装置（ＭＳＵ），２はメモ
リ制御部（ＭＣ［Ｉ）．３ば中央処理装置（以下ＣＰＵ
という），４はベクトルユニット（以下ｖＵという），
５はチャネルプロセソサ−（以下ＣＩＩＰという），６
はバッファメモリのタグ部（ＴＡＧＩ），７は第２のタ
グ部（ＴＡＧ２）である。そして、アドレスボ−トの内
、ＡポートはＶＵ４によってのみアクセスされ、Ｂポー
トはＶＵ４，ＣＩＩＰ５，ＣＰＵ３ニよりアクセスされ
る。

第２図は、ＴＡＧＩ（６１とＴＡＧ２＋７１の構成を示
している。

本図から明らかな如（、ＴＡＧＩ（６１は６４ライン×
１６ウエイで構成されており、メモリアドレス（３１〜
４ビット）の内、アドレス２５〜２０ビットでアクセス
される。従って、データ容量は６４バイト×６４ライン
×１６ウエイ−６４ＫＢである。

ＴＡＧ２（ｎは５１２ライン×２ウエイで構成されてお
り、アドレス２３〜１５ビットでアクセスされる。従っ
て、そのデータ容量は２５６バイト×５１２ライン×２
ウエイ＝２５６ＫＢであり、ＴＡＧＩ（６）の４倍の容
量を持っている。又、ＴＡＧ２（７）はポート別に構成
されるが、Ａポート，Ｂポートから毎サイクル、アクセ
スされるので、それぞれ同じ構成となっている。

第１図，第２図を用いて、ＴＡＧ２（７）の基本動作を
説明する。

■ＣＰＵブロックフェソチ（ＣＰＵ３からのバソファメ
モリアクセスで必要なデ〜タがない時にフエッチされる
、主記憶装置（ＭＳＵ）１からの６４ハイト単位のブロ
ソク転送を云う〕により、ＴＡＧ２（７１へＢポートか
ら該ＣＰＵプロソクフェソチのアドレスを登録する。

■上記ＣＰＵブロソクフェソチにより、アドレスを登録
ずる場合、ＴＡＧ２（７１を構成するウエイ０，ウエイ
１ともに、既に登録されていて、且つ登録されているア
ドレスと登録しようとするアドレスが一致しなかった場
合（即ち、空きがない時）には、ウエイ０，ウエイ１の
内から最も古いアドレスについてリプレイスを行い、リ
ブレイスされたアドレスについて、ＴＡＧＩ（６）に対
し無効化要求を出す。

■ＶＵ４又はＣＩＩＰ５が主記憶装置（ＭＳＵ）１ニ対
してストアアクセスを行った場合、該アドレスは各ポー
ト毎に、ＴＡＧ２（７１へ送出され、参照される。

そして、上記ストアアドレスと、ＴＡＧ２ｆ７１の登録
アドレスとが一致した場合、中央処理装置（ＣＰＵ）３
のＴＡＧＩ（６１に対して、そのアドレスを無効化する
要求を出す。

この場合、ＴＡＧ２（７１においては該登録アドレスを
消去しないように制御される。この動作が本発明のポイ
ントとなる。

該ストアアドレスと、ＴＡＧ２（７１の登録アドレスと
が一致しない場合、上記無効化要求（以下Ｂｌという）
は行わない。

ＴＡＧ２（７１からＴＡＧＩ（６１に対するＢｌには，
次の３種類が存在する。

１）ＣＰＬＩブロソクフエッチによってＴＡＧ２（７１
をリプレイスしたことによるＢＴ，（これをリプレイス
メントによるＢＴという） ２）ＴＡＧ１４６），ＴＡＧ２１７）の両方に登録され
ているアドレスに対するＢｌ。（これを有効Ｂ１という
）３）ＴＡＧ１ｆ６１には登録されていなくて、ＴＡＧ
２＋？）に登録されているアドレスに対する８１．（こ
れを無効ＢＴという） 上記３種類のＢＩの発生理由と、ＴＡＧ２＋７）＞ＴＡ
ＧＩ（６）とすることによる、ＢＩ回数の変化を以下に
説明する。

１）リブレイスメントによるＢｌ。

ＦＢＩ発生理由」 前述のように、ＣＰＬＩブロックフエソチにより、ＴＡ
Ｇ２（７１へアドレスを登録する時、ウエイ０，ウエイ
１とも登録済みで、且つ登録しようとするアドレスと登
録済みのアドレスとが不一致であると、ウエイＯｌウエ
イ１の内の最も古いアドレスを追い出すことにより発生
するＢｌである。

ｒＴＡＧ２（７１＞ＴＡＧＩ［６）とすることによるＢ
Ｔ回数変イヒ」ＴＡＧ２＋７１＞ＴＡＧ１＋６１とする
ことにより、ＴＡ［；Ｌ（６１４こ対ずるＢＩ回数は減
少する。

２）有効Ｂｌ（ＶＵ４，ＣＩ｛Ｐ５からノストアアクセ
スによる）．， ｒｒ＋ｒ発生理由」 ＴＡＧＩ（６］とＴＡＧ２（７＋の両方に、登録されて
いるアドレスに対して、ＶＵ４又はＣＨＰ５が主記憶装
置（ＭＳ１１）１に対してストアアクセスをしたことに
より・発生ずる８１である。

ｒＴＡＧ２（７１＞ＴＡＧＩ（６１とすることによる８
１回数変化」ＴＡＧ２＋？）の大きさには関係なく同し
である。

３）無効ＢＴ（νυ４，ＣＩＩＰ５からのストアアクセ
スによる）。

ＦＢＩ発生理由」 ＴＡＧＩ（６）に登録されでいなくて、且つＴＡＧ２（
７）に登録されているアドレスに対して、Ｖｔｌ４か又
ばＣ｝ＩＰ５が主記憶装置（ＭＳ［Ｉ）１にストアアク
セスしたことにより発生するＢｌである。

ｒＴＡＧ２（７１＞ＴＡＧＩ（６１とすることによる８
１回数変化」ＴＡＧ２［７）を大きくすると、ＴＡＧＩ
（６１に対する無効ＢＴ回数は増大する。

上記の説明から明らかな如く、本発明を実施することに
より、無効Ｂｌが発生し、システムの性能が落ちるとい
う欠点があるが、システムの動作には、全く支障はない
。

そして、ＶＵ４等がアクセスするメモリエリアと、ＣＰ
Ｕ３がアクセスするメモリエリアを、オペレイティング
システム（ＯＳ）によって、独立に管理することにより
、上記性能の低下は、殆ど変わらなくすることができる
。

次に、第３図によって、本発明の一つの実施例を説明す
る。

前述したように、ＡボートにはＶＵ４，ＢボートにはＶ
Ｕ４，ＣＰＵ３，ＣＨＰ５が接続されテイルものとする
。

先ス、ＣＰＵ３がプロソクフエッチを行った場合のアド
レスの登録動作について説明する。

この時、レジスタＢＦＡＲ７９にＣＰυ３からのプロソ
クフェソチアドレスが保持される、と同時にレジスタＢ
ＩＩＩＩＲ７１１へもセットされる。そして、Ｂボート
の前段の回路（図示せず）に対しては、１ザイクルＴＡ
Ｇ２＋７１への登録を禁止するＩＮＩ｛信号を送出する
ように動作する。

次のサイクルにおいて、ＢＢＩ２Ｒ７２１に上記プロソ
クフエッチアドレスがセントされると共に、ＢＢＩＩＩ
？７１１の下位ビソト２３〜１５によウて、本タグ部の
ウエイ帆１（７０１）がアクセスされ、それぞれレジス
タＢＴＲＩＩＯ（７３１），ＢＴＲＲＩ（７４１）に読
み出しデータが出力される。

このレジスタＢＴＲＲＯ（７３１），ＢＴＲＲＩ（７４
１）の内容（アドレス４〜１４ビット）とレジスタＢＢ
Ｉ２Ｒ７２１のビソト４〜１４とが、一致回路（Ｃ）７
５１で照合され、それぞれ一致出力Ｎｏ，Ｍｌを出力す
る。

この出力ＭＯ，ＭｌとバリソドビソトＶＯ．Ｖ１とがＢ
ボート制御部（Ｂ−ＣＴＬ）７６１に送出され、以下の
ような制御を行う。

即ち、νＯ−Ｖｌ−νとし、間＋旧＝ｎとした時、それ
ぞれのＶ，Ｈの値に対するＢボート制御部（Ｂ−ＣＴＬ
）７６１の動作は次の通りとなる。

〔ν，Ｍ＝０，Ｏの場合〕 バリノドビソトｖＯ．ν１−０のウェイ（但し、ｖｏ一
ν１−０の時はウエイ０）にＢＦＡＲ７９に保持されて
いるアドレスを登録する。具体的には、ウェイ０，１へ
のライトタイミングになると、ＢＦＡＲ７９の下位ビノ
Ｉ〜２３〜１５ビットがセレクタ８２１を通して、ＢＢ
ＴＩＩ？７１１の下位のビット位置にセットされ、その
出力アドレスでウェイ０，１がアクセスされ、ＢＦ八Ｒ
７９の上位ビノト４〜１４が登録されるように動作する
。

［Ｖ，Ｍ＝０．１の場合］ 照合一致したウエイに対して、ＢＦＡＲ７９に保持され
ているアドレスをオーハライ卜する。ライトの方法は上
記と同じようにして行われる。

［Ｖ，Ｍ＝１．０の場合］ 最も古いウエイを、セレクタ７８を通して、リプレイス
メントＢＴキュー７７２に追い出し、追い出したウエイ
ヘＢＦＡＩ？７９に保持されているアドレスをライトす
る。ライトの手順は上と同じである。

〔ν，Ｍ−１，ｌの場合〕 照合一致したウェイに対して、ＢＦＡＲ７９に保持され
ているアドレスをオーバライトする。ライトの手順は上
と同しである。

次に、νＵ４，ＣＯＰ５からのストア動作の場合につい
て説明する。

この場合、ＡボートよりＶＵ４がス１・アアクセスした
として説明する。ＡボーＩ・につぃては、登録動作はあ
り得ない。

νＵ４からのストアアドレスは八Ｂｌｌｌ？７１０にセ
ソトされ、その下位ビット２３〜１５によって、ウェイ
０，１（７００）がアクセスされる。

次のザイクルにおいて、ＡＢＩ２Ｒ７２０に上記ストア
アドレスがシフトされ、セソトされると共に、八ＴＩＩ
ＩＩＯ７３０，ＡＴＩＩＲＩ７４０ニは、ウェイ０，１
（７００）の出力（アドレス４〜１４ビット）がセント
され、その出力データとＡＦＩＩ２Ｒ７２０の上位４〜
１４ビットとが、一致回路（Ｃ）７５０で照合され、若
し一致出力が１４られると、ＡＢＩ２Ｒ７２０の内容が
ＡボートＢｌキュー７７０に入カされて、ＣＰＵ３に対
してＢｌ要求が行われる。

Ｂボ−トからＶＵ４、又はＣＨＰ５がストアアクセスを
行った場合については、全く同じように動作して、ＢＢ
Ｉ２＋１７２１の内容がＢポートＢｌキュー７７１に入
力されて、ＣＰＵ３に対してＢＩ要求が行われる。

然して、本発明においては、上記ウエイ０．１（７００
）に登録されているＢＴアドレスは消去されないように
制御されるのである。

若し、一致回路（Ｃ）７５０において、一致出力が得ら
れなかった場合は、ＣＰＵ３に対してＢｒ要求は行われ
ず、ＡＢｒ２Ｒ７２０にセントされていたストアアドレ
スが消去されるのみである。

尚、ＡポートＢｌキュー７７０，Ｂボート３１キュー７
７１，リプレイスメントＢｌキュー７７２にキューイン
グされたＢ１アドレスは、セレクタ８０を通してレジス
タＲＩＰ８１０にセントされ、順次ＣＰＵ３に送出され
るように制御される。

以上、詳細に説明してきたストア動作においては、Ａポ
ート或いはＢボート等から、主記憶装置（ＭＳＵ）１に
対してストアアクセスが行われ、そのストアアドレスが
ＴＡＧ２（７１のボート別の各ウエイのいずれかに登録
されているアドレスと一致回路（Ｃ）７５０，７５１で
照合され、一致出力が得られた場合、ＣＰＩＩ３に対し
てはＢｌ要求を送出するが、ＴＡＧＺｆｉｌ内の各ウエ
イ（７００，７０１）に登録されている上記ストアアド
レスを無効化しない所に特徴があった。

本発明の他の実施例を、同じ第３図によって説明する。

この実施例の特徴を要約すると、Ａボート，Ｂボート等
より送出されてくるアドレスデータの、ＴＡＧ２ｆ７＋
をアクセスするタイミングにおけるバリソドピント〔ス
Ｉ−アアドレスバリソド（ＳＡＶ），登録アドレスバリ
ソド（ＢＦＡＶ）がある〕が総てオフである場合に限り
、ＴＡＧ２［７１内のそれぞれのウエイに登録されてい
る無効アドレスを消去しようとするものである。

本発明を実施するのに必要なハードウェアが、ＴＡＧ２
消去アドレスレジスタ８１１である。

Ａボー１−ＢＩキュー７７０，ＢポートＢｒキュー７７
１へ入力されたＢＴアドレスは、ウエイ０，１を示すフ
ラグと、ストアにょるＢｌであるというフラグを持ち、
セレクタ８０を通って、ＣＰＵ３に送出されると同時に
、ストアによるＢＴであるというフラグがオンの時、上
記ＴＡＧ２消去アドレスレジスタ８１１にも，セントさ
れ、次のＢｒアドレスがＣＰＩＩ３に送出される迄、又
はＴＡＧ２ｆ７１より消去される迄保持される。

そして、Ａボート，Ｂボート等からのストアアドレスバ
リソド（ＳＡＶ）と、Ｂボートがらの登録７）’レ７．
ハＩＪ７Ｆ（ＢＦＡＶ）カ、ＴＡＧ２（７）をアクセス
するタイミングにおいて、総てオフであると、該ＴＡＧ
２（７＋にはアクセスがないことになるので、上記ＴＡ
Ｇ２消去アドレスレジスタ８１１の出方を、セレクタ８
２０，８２１テ選択シテ、ＡＢＩＩＲ７１０，ＢＢＩＩ
Ｒ７１Ｎ．：ｌ．セソトする。

そして、次のサイクルにおいてＡＢＩＩＲ７１０，ＢＢ
ＩＩＲ７１１の下位ビット２３〜１５をアドレスとして
、それぞれのウェイをアクセスして、ウェイ０，１を示
ずフラグが示すウェイのバリッドビント（ｖ）をオフに
し、ウェイ０，１を示すフラグが示すウェイの、該スト
アアドレスの消去を行うように制御する。

Ａポート，Ｂボートがら入カされるアドレスに対する複
数のバリソドが総てオフでなければ、前記ＴＡＧ２消去
アドレスレジスタ８１１にセントされているアドレスデ
ータは、上記複数のハリソドがオフになる迄保持される
。

上記保持している間に、ＴＡＧ２消去アドレスレジスタ
８１１に対して、Ａポート又はＢボートがら、次のＯｒ
アドレスが送出されてくると、それまで保持していたア
ドレスを消去して、該送出されてきた新しいＢＴアドレ
スをＴＡＧ２消去アドレスレジスタ８１１ニセソ１・す
るように制御される。

従って、この方式ではＡボート，又はＢポートから送ら
れてくるアドレスに対する複数のバリッドビソトが、Ｔ
ＡＧ２（７＋をアクセスするタイミングにおいてオフで
ある時のみ、該ＴＡＧ２消去アドレスレジスタ８１１に
保持されていたＢＪアドレスを消去するように制御され
るので、若し消去できなければＴＡＧ１ｆ６１に存在し
なくて、ＴＡＧ２＋７１には残るという状態（ｐｐち、
無効ＢＥ）となるが、前述のようにシステムの動作には
全く支障はないし、オペレイティングシステム（ＯＳ）
での管理方法によっては、殆ど問題にならない。

尚、リプレイスメントＢＩｆｉユーからのＢｌアドレス
は、ＴＡＧ２＋７１での無効化処理には関係しないアド
レス（即ち、登録アドレス）であるので、ＴＡＧ２消去
アドレスレジスタ８１１には設定されないように制御さ
れる。

（ｇｌ発明の効果 以上、詳細に説明したように、本発明のバソファメモリ
一致制御方式は、主記憶装置に対するＮ個のアドレスポ
ートと、中央処理装置にバソファメモリを有し、該パン
ファメモリのタグ部とは別に、該アドレスポート対応に
第２のタグ部を有するデータ処理システムにおいて、該
第２のタグ部の容量を、バソファメモリのタグ部より大
きくしておき、上記各アドレスボ−トから主記憶装置乙
こ対してメモリアクセスが行われ、第２のタグ部におい
て一致がとれ、パソファメモリに対して該アドレスに関
して無効化処理が必要となっても、該第２のタグ部内の
上記ゴ致がとれたアドレスを消去しないように制御され
るか、各アドレスポートからのアドレスデータに対する
複数のバリソドが総てオフの時のみ、上記無効化アドレ
スを消去するように制御されるので、無効化アドレスを
消去する為のハードウェアが削減できる効果がある。

【図面の簡単な説明】

第１図は本発明を適用したデータ処理システムの構成例
をブロソク図で示した図，第２図は八ソファメモリのタ
グ部と第２のタグ部との稿成例を示す図，第３図は本発
明の一実施例と他の実施例とを合わせてブロソク図で示
した図である。 図面において、１は主記憶装置（ＭＳＵ），２はメモリ
制御部（ＭＣＵ），３は中央処理装置（ＣＰＵ），４は
へクトルユニット（ＶＵ），５はチャネルプロセソサ−
（ＣＩＩＰ）．６はバソファメモリのタグ部（ＴＡＧＩ
），７は第２のタグ部（ＴＡＧ２）．７００，７０１は
第２のタグ部の各ウエイ，７５０，７５１は一致回路（
Ｃ），７７０，７７１，７７２はバソファメモリ無効化
アドレスキュー，８１０は中央処理装置に対するバソフ
ァ無効化アドレスレジスタ（Ｒ［Ｒ’），８１１は第２
のタグ部消去アドレスレジスタ，をそれぞれ示す。 −２９８−

Claims (1)

1. 【特許請求の範囲】 ｆｉｌ主記憶装置と、バッファメモリを有する中央処理
   装置と、複数のメモリアドレスポートを有する複数の他
   処理装置とからなるデータ処理システムであって、上記
   バソファメモリのタグ部と、少なくとも同一の内容を保
   持する第２のタグ部を有するシステムにおいて、該第２
   のタグ部の容量を上記バソファメモリのタグ部の容量よ
   り大きくして、上記主記憶装置と上記バソファメモリの
   内容を一致させるのに、上記他処理装置が、上記バッフ
   ァメモリが保持しているアドレスに対してアクセスを行
   い、上記第２のタグ部を制御して、上記バッファメモリ
   に対して無効化処理が必要になった時、該無効化要求を
   行ったアドレスを、該第２のタグ部より消去しないよう
   に制御することを特徴とするバソファメモリー致制御方
   式。 （２）特許請求の範囲第１項記載のバソファメモリ一致
   制御方式において．、複数のメモリアドレスポートから
   のアドレスデータの複数のバリソドビットが、総てオフ
   であることを検出する手段を設け、該手段の検出出力が
   得られた時のみ、前記無効化要求を行ったアドレスを第
   ２のタグ部より消去するように制御することを特徴とす
   るバソファメモリ一致制御方式。