JPH0551933B2

JPH0551933B2 -

Info

Publication number: JPH0551933B2
Application number: JP58165671A
Authority: JP
Inventors: Nobuhiko Kuribayashi; Takashi Chiba
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1983-09-08
Filing date: 1983-09-08
Publication date: 1993-08-04
Also published as: JPS6057441A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は情報処理装置に係り、特にメモリアク
セスに優先順位が高い装置に対するキユー
（QUEUE）と他の装置に対するキユーとが併設
されている場合において、優先順位を考慮しつつ
なるべく各キユーにおけるデータ数が均一的にな
るように処理するようにしたものに関する。

〔従来技術と問題点〕

例えば第１図に示す如く、ベクトル演算装置４
とチヤネル５とがメモリ制御装置３を経由してメ
モリ１に対してアクセスするようなベクトル計算
機においては、メモリ制御装置３内のタグ３−３
内に所望のデータが存在しないとき、メモリ１に
対するアクセスはCPU２のキヤツシユとの整合
性が不要であるためキユーの状態に無関係に行わ
れる。又存在する場合はアクセス結果に応じ
CPU２のタグ２−１とも整合性をとることが必
要であり、例えば書き替えたものに対しては
CPU２のタグ２−１のそれを無効化処理しなけ
ればならない。このためにアドレスポート３−１
に対する無効化キユー３−４と、アドレスポート
３−２に対する無効化キユー３−５を設けてこれ
らを選択回路３−６によりチヤネル５からのアク
セス要求に対し一義的に優先権を付与するように
処理していた。そのためベクトルユニツト４に対
する無効化キユー３−４が満ちる状態があり、こ
のような状態になるとメモリ制御装置３内の優先
回路は動作を停止してこの満ちた状態のキユーの
処理が行われる。このために今度はチヤネル５に
対するアクセス要求が長く待たされることにな
る。ところでチヤネル５には複数の端末装置が接
続されており、これらの端末装置からのアクセス
要求が一定時間以上処理待ちになつたとき、オー
バー・ラン状態となるので、これを防止するため
上記優先権が付与されているにもかかわらず、こ
のようなことが生ずることがある。

〔発明の目的〕

本発明の目的は、上記の如く、第１図に示す如
き情報処理装置において、固定的にチヤネル側の
キユーに対して優先権を与えたことにもとづき発
生する問題点を改善するために、原則的にはチヤ
ネル側に優先権を与えるものの、チヤネル側以外
のキユーにおいてチヤネル側よりも未処理要素が
あるレベル以上に存在するときにこれに優先権を
与えるようにして、均一的に未処理要素が存在す
るように優先権をある程度変更できるようにした
情報処理装置を提供することを目的とする。

〔発明の構成〕

この目的を達成するため、本発明の情報処理装
置では、バツフアメモリと前記バツフアメモリに
登録されているデータのアドレスを保持する第１
のタグメモリを有する中央処理装置と、主記憶装
置と、前記中央処理装置よりも高速に動作するベ
クトルプロセツサと、前記中央処理装置よりも低
速に動作するチヤネル装置と、前記主記憶装置と
アクセス元の装置とのアクセス管理を行い、上記
第１のタグメモリの写しを有する第２のタグメモ
リを有する主記憶制御装置を有する情報処理装置
において、少なくとも前記チヤネルの主記憶装置
のアクセス処理のさいに前記第２のタグメモリに
おいてアドレスが一致したら、前記第１のタグメ
モリへの前記一致アドレス無効化要求を保持する
第１無効化キユーと、少なくとも前記ベクトルプ
ロセツサの主記憶装置のアクセス処理のさいに前
記第２のタグメモリにおいてアドレスが一致した
ら、前記第１のタグメモリへの前記一致アドレス
無効化要求を保持する第２無効化キユーと、前記
第１、第２の無効化キユーにキユーイングされた
要求が、共にある閾値値を越えている時は、第１
の無効化キユーにエントリされている要求を選択
して中央処理装置に送出し、前記第２の無効化キ
ユーのエントリ数のみが前記閾値を越えている時
は、前記第２のキユーのエントリを中央処理装置
に追い出し、前記第１第２のキユーのエントリ数
が共に前記閾値値を越えていない時は前記第１の
無効化キユーにエントリされている要求を中央処
理装置に送出する優先回路を有することを特徴と
する。

〔発明の実施例〕

本発明を一実施例にもとづき該述するに先立ち
その動作原理について第２図により説明する。

いまキユーの数ををＡ，B2個の例について、
各キユーのブロツク数を２、ブロツク内のレジス
タ個数を２、優先度をＡ＞Ｂの場合で説明する。

本発明では、キユーＡ，Ｂ内のデータを次の動
作論理により選択処理する。

ブロツク１内のデータの追出し処理はＡがＢ
より優先する。

キユーＡ，Ｂともブロツク１を超えてブロツ
ク２にデータがある場合、ＡがＢより優先処理
される。

キユーＢのみがブロツク１を超えてブロツク
２にデータがある場合、ＢがＡより優先処理さ
れる。

キユーＡ，Ｂを構成するレジスタ１０−１１は
フアストイン・フアストアウトで制御されてお
り、これらがシフトレジスタで構成されている場
合には、区分１，２にデータがあるときがブロツ
ク１にデータが存在する場合となり、区分３，４
にもデータがあるときはブロツク２にデータが存
在する場合となる。しかしキユーＡ，Ｂを構成す
るレジスタ１０，１１が後述するように、アドレ
ス制御されるもので構成される場合には、４つの
区分のうち２個以内にデータが存在するときブロ
ツク１にデータがあるものと定義し、３個以上デ
ータが存在するときブロツク２にデータがあるも
のと定義する。

そして上記〜で説明した選択制御を論理式
で示せば次の如くなる。ここでSELAはセレクタ
１２がキユーＡを選択して出力レジスタ１３にデ
ータを出力させて処理を行うための制御信号を示
し、SELBはセレクタ１２がキユーＢを選択して
出力レジスタ１３にデータを出力させるための制
御信号を示す。

SELA＝A₃＋A₁・₃ ……(1) SELB＝B₃・₃＋B₁・₁ ……(2) ここでA₁はキユーＡに１個以上のデ
ータが入つている場合、 B₁はキユーＢに１個以上のデータが入
つている場合、 A₃はキユーＡに３個以上データが入つ
ている場合、 B₃はキユーＢに３個以上データが入つ
ている場合をいう上記(1)式および(2)式で出力処理される結果を第
２図ロにて示す。ここで横の数字０〜４はＡポー
ト・キユー個数を示し、縦の数字０〜４はＢポー
ト・キユー個数を示し、表内のＡはキユーＡから
データを追出し処理を行うことを示し、Ｂはキユ
ーＢからデータを追出し処理することを示す。

上記(1)式及び(2)式にもとづき動作を行う。本発
明の一実施例構成を第１図及び第３図で示す。

第３図は第１図における選択回路３−６に印加
する制御信号SELA、SELBを出力する出力回路
である。なお、これらSELA、SELBは第２図に
説明したものと同じ動作を行う。

第３図において、２０はＡポートのキユー、２
１はインキユー・カウンタであつてキユー２０に
対してデータが入力されたときそのデータをセツ
トすべき区分を指示するライト・アドレスを出力
するもの、２２はアウトキユー・カウンタであつ
てキユー２０よりデータを出力するときに出力す
べき区分を指示するリード・アドレスを出力する
もの、２３はキユー２０において保持されている
データが何個あるのか検出して２個以内か３個以
上か出力する差検出回路であり、２４はインバー
タ、２５はアンド回路、２６はオア回路である。
また３０はＢポートのキユー、３１はインキユ
ー・カウンタであつて上記インキユー・カウンタ
２１と同様な動作を行うもの、３２はアウトキユ
ー・カウンタであつて上記アウトキユー．カウン
タ２２と同様な動作を行うもの、３３は差検出回
路であつて上記差検出回路２３と同様な動作を行
うもの、３４，３５はインバータ、３６，３７は
アンド回路、３８はオア回路である。

インキユー・カウンタ２１およびアウトキユ
ー・カウンタ２２は初期状態でいずれも初期値零
にセツトされている。そしてキユー２０に入力デ
ータが伝達されたとき、この入力データはインキ
ユー・カウンタ２１の出力値零をアドレスとして
区分零にセツトされ、またインキユー・カウンタ
２１は＋１だけカウント・アツプして１を出力
し、次の入力データを区分１にセツトするように
アドレスを出力する。一方アウトキユー・カウン
タ２２はこれまた零に初期設定され、キユー２０
より出力すべきデータが区分零のデータであるこ
とを指示する。そしてキユーＡよりデータを出力
すべくオア回路２６よりキユーＡへの選択出力信
号SELAが出力され、図示省略したセレクタがア
ウトキユー・カウンタ２２の指示する区分零のデ
ータを出力したとき、このアウトキユー・カウン
タ２２は＋１して次に出力すべきデータが区分１
のデータであることを示す。インキユー・カウン
タ２１は３の次に＋１されたとき再び１を出力
し、同様にアウトキユー・カウンタ２２も３の次
にカウント・アツプするとき＋１を出力する。差
検出回路２３はインキユー・カウンタ２１の出力
値とアウトキユー・カウンタ２２の出力値の差を
演算してキユー２０に存在しているデータ数を算
出し、１個以上のデータが存在しているときこれ
を示す出力信号A₁を発生し、３個以上のデータ
が存在しているとき出力信号A₃を発生する。

またインキユー・カウンタ３１、アウトキユ
ー・カウンタ３２及び差検出回路３３は、それぞ
れ上記インキユー・カウンタ２１、アウトキユ
ー・カウンタ２２、差検出回路２３と同様に動作
するものであつて、インキユー・カウンタ３１及
びアウトキユー・カウンタ３２は初期状態ではい
ずれも零を出力している。そしてキユー３０に入
力データが伝達されたときインキユー・カウンタ
３１の出力するアドレスに指示された区分にセツ
トされるとともに該インキユー・カウンタ３１は
＋１される。またキユー２０より出力されるデー
タの区分はアウトキユー・カウンタ３２で指示さ
れ、キユーＢへの選択出力信号SELBによりセレ
クタがアウトキユー・カウンタ３２の指示した区
分よりデータを出力したときこのアウトキユー・
カウンタ３２は＋１される。差検出回路３３はイ
ンキユー・カウンタ３１と出力値とアウトキユ
ー・カウンタ３２の出力値の差を演算してキユー
３０に保持しているデータ数を求め、１個以上の
データが存在しているとき出力信号B₁を出力し、
３個以上のデータが存在しているとき出力信号
B₃を出力する。

したがつて、第３図において、キユー２０にデ
ータが３個以上保持されておれば、差検出回路２
３が出力信号A₃を出力し、これによりオア回路
２６から選択出力信号SELAが出力され、図示省
略したセレクタがキユー２０よりデータを１つ出
力してこれを処理する。またキユー２０に１個以
上データが保持され、かつキユー３０に３個以上
のデータが保持されていない場合には、差検出回
路２３からは出力信号A₁が出力されるものの差
検出回路３３からは出力信号B₃は出力されない。
したがつてインバータ２４は「１」を出力し、か
くしてアンド回路２５は「１」を出力し、オア回
路２６からSELAが出力され、これまたキユー２
０に保持されたデータが出力処理されることにな
る。このようにして第３図により上記(1)式の論理
を遂行することができる。

また、キユー３０にデータが３個以上保持され
またキユー２０にはデータが３個まで保持されて
いなければ、差検出回路３３から出力信号B₃が
出力されるものの、差検出回路２３から出力信号
A₃は出力されないのでインバータ３４が「１」
を出力することとなる。かくしてアンド回路３６
は「１」を出力し、オア回路３８からは選択出力
信号SELBが出力され、図示省略したセレクタが
キユーＢつまりキユー３０よりデータを１つ出力
してこれを処理する。またキユー２０にデータが
１個も保持されてなく、キユー３０に１個以上の
データが保持されているときは、差検出回路A₁
は出力されないのでインバータ３５は「１」を出
力する。このとき差検出回路３３は出力信号B₁
を出力するのでアンド回路３７は「１」を出力
し、オア回路３８は選択出力信号SELBを出力す
る。このようにして、これまた上記(2)式の論理を
遂行できる。

次に第３図の動作を第４図にもとづき説明す
る。第４図はサイクル１，２，３に、Ａポートに
データ１，２，３が入力され、サイクル６，７，
８，９にはＡポートにデータ４，５，６，７が入
力されＢポートにデータａ，ｂ，ｃ，ｄが入力さ
れるケースである。

(1) サイクル１，２，３にＡポートにデータ１，
２，３が入力される。これによりインキユー・
カウンタ２１は０から、１，２，３とカウント
アツプし、アウトキユー・カウンタ２２はサイ
クル３，４，５において１，２，３とカウント
アツプする。そして差検出回路２３はサイクル
２，３，４に出力信号A₁を出力する。ところ
でサイクル１〜５までＢポートには入力データ
が伝達されないので、キユー３０にはデータは
なく、差検出回路３３は出力信号B₃を出力し
ないので、インバータ２４は「１」を出力し、
アンド回路２５は「１」を出力する。そしてこ
れによりオア回路２６からサイクル２〜４まで
の間選択出力信号SELAが出力され、出力レジ
スタ（第２図の１３）にはサイクル３〜５にお
いて、データ１，２，３が出力される。

(2) サイクル６〜９において、Ａポートにはデー
タ４，５，６，７が入力され、Ｂポートにはデ
ータａ，ｂ，ｃ，ｄが入力される。その結果イ
ンキユー・カウンタ２１はサイクル７〜１０に
て＋１されて、０，１，２，３とカウントアツ
プされ、またインキユー・カウンタ３１も同じ
く１，２，３，０とカウントアツプされる。そ
してサイクル７から差検出回路２３，３３はそ
れぞれA₁，B₁を出力する。

(3) ところでサイクル７ではキユー２０と３０に
１個ずつデータが保持されるので、上記(1)式に
よりSELAが出力され、サイクル８にてＡポー
トのデータ４がセレクタから出力レジスタに出
力され、アウトキユー・カウンタ２２は＋１さ
れて零を出力する。

(4) サイクル８ではキユー２０には１個の、キユ
ー３０には２個のデータが保持されるので、こ
れまた上記(1)式によりSELAが出力され、サイ
クル９にてＡポートのデータ５が出力され、ま
たアウトキユー・カウンタ２２は＋１されて１
を出力する。

(5) サイクル９ではキユー２０には１個の、キユ
ー３０には３個のデータが保持されるので、今
度は差検出回路３３から出力信号B₃が出力さ
れる。この結果上記(2)式によりSELBが出力さ
れ、サイクル１０にてＢポートのデータａが出
力される。

(6) サイクル１０ではキユー２０には２個の、キ
ユー３０には３個のデータが保持されているの
で、上記(5)と同様に上記(2)式によりSELBが出
力され、かくしてサイクル１１にてＢポートの
データｂが出力される。

(7) サイクル１１では、キユー２０には２個の、
キユー３０にはこれまた２個のデータがそれぞ
れ保持されているので、再び上記(1)式により
SELAが出力され、サイクル１２にてＡポート
のデータ６が出力される。そしてこのようにし
て上記(1)式及び(2)式による論理に応じて
SELA，SELBが出力され、第４図に示す如き
データが順次セレクタより出力レジスタに出力
されることになる。

なおキユーの中のデータとしてはバリツド・ビ
ツトと、バリツド・ビツドの補助ビツドである
Ｖ，Ｗ，Ｘ，Ｙ，Ｚと、メモリに対するアドレス
等が含まれる。このメモリに対するアドレスにお
いては４ビツト〜７ビツトに対するパリテイP₀
と、８ビツト〜15ビツトに対するパリテイP₁と、
16ビツト〜23ビツトに対するパリテイP₂等が含
まれる。なおアドレスのうち０〜３ビツトは当面
は使用せず将来のことも考え残しているものであ
る。

次にキユーを３（Ａ，Ｂ，Ｃ）、ブロツクを２、
各ブロツク内のレジスタ個数が２の場合について
説明する。この場合、優先度はＡ＞Ｂ＞Ｃとする
と、各キユーが選択される制御信号SELA，
SELB，SELCは次式により出力される。

SELA＝A₃＋A₁・₃・₃ ……(3) SELB＝B₃・₃＋B₁・₁・₃ ……(4) SELC＝C₃・₃・₃＋C₁・₁・₁ ……(5) そして上記(3)式〜(5)式を実行するための回路構
成が第５図に示される。第５図において４０〜４
４はアンド回路、４５〜５３はインバータ、５４
〜５６はオア回路である。

一般的にキユーをＡ〜Ｎ（Ａ，Ｂ，Ｃ……Ｎ）、
ブロツクを２、各ブロツク内のレジスタ個数を２
としたとき選択用の制御信号の論理式は次式のよ
うになる。

SELA＝A₃＋A₁・₃ ……(6) SELB＝B₃・₃＋B₁・₁・₃ ……(7) SELC＝C₃・₃・₃＋C₁・₁・₁・₃
……(8) SELN＝N₃・₃・₃…₃＋N₁・₁・₁…
M₁・₃ ……(9) ここでALL₃とはA₃〜N₃までのオアの論理を
示す。

そして上記(6)式〜(9)式を実行するための回路構
成が第６図に示される。第６図において６０〜６
３はオア回路、６４〜６８はアンド回路、６９〜
７５はインバータである。

次に第７図に示す如く、キユーが２であるがブ
ロツクを３、ブロツク内のレジスタ個数が２の場
合において、各キユーＡ，Ｂが選択される制御信
号SELA，SELBは次式により出力される。

SELA＝A₅＋A₃・₅＋A₁・₃ ……(9) SELB＝B₅・₅＋B₃・₃＋B₁・₁ ……(10) ここでA₅はキユーＡに５個以上のデータが入
つている場合、 B₅はキユーＢに５個以上のデータが入
つている場合をいう。

上記(9)式が成立するとき、セレクタ８２に対し
てSELAが印加されて80で示すキユーＡよりデー
タが出力レジスタ８３に送出され、また(10)式が成
立するときセレクタ８２に対してSELBが印加さ
れて81で示すキユーＢよりデータが出力レジスタ
８３に送出される。

そして上記(9)式、(10)式を実行するための回路構
成が第８図に示される。第８図において８４，８
５はオア回路、８６〜９０はアンド回路、９１〜
９５はインバータである。

このように本発明によれば優先順位の高いポー
トのキユーに未処理データが多く蓄積されればこ
れを優先的に処理を行ない、また優先順位の低い
ポートのキユーに未処理データが多く蓄積される
とこれを先に処理することになるので、結局各キ
ユーについて平均的に処理が行われることにな
る。そしてその結果、優先度の低いキユーがフル
になるという可能性が非常に少くなるので、デー
タ処理効率をはるかに向上することができる。

本発明は勿論上記実施例のみに限定されるもの
ではなく、ポート数や各キユーの区分数は変更で
きるものである。

〔発明の効果〕

本発明によればキユーに優先度が存在する場合
でもこの優先度にのみ固定されることなく、優先
度の低いキユーに未処理データが多く存在するよ
うなときには優先度を変更してこの未処理データ
を処理できるようにした。それ故、特定のキユー
に優先度を保ちつつ各キユーを均一的に処理する
ことが簡単な制御回路で可能となり、極度にまた
されるデータがなくなる。

本発明では、特に入出力に起因するチヤネルに
関連した無効化キユーのブロツクについて、前記
〔発明の実施例〕の項の初めの部分に記載した前
記〜のような手法で優先処理して、時間のか
かる入出力動作のものを優先的に処理し、また大
量のデータを扱う高速プロセツサであるベクトル
プロセツサについては、前記のときに優先処理
することにより、時間のかかるものを優先処理
し、大量のデータを扱うベクトルプロセツサに関
してのアクセスは、それだけについて無効化キユ
ーに多くエントリされているときに優先処理する
ことにより、効率よくアクセス制御できる。

【図面の簡単な説明】

第１図はデータ処理装置の概略図、第２図は本
発明の動作原理説明図、第３図は本発明の一実施
例の要部構成図、第４図はその動作説明図、第５
図、第６図はブロツクが２の場合の異なる実施例
構成図、第７図、第８図はブロツクが３の場合の
実施例である。図中、１０，１１はキユーを構成するレジス
タ、１２はセレクタ、１３は出力レジスタ、２０
はＡポートのキユー、２１はインキユー・カウン
タ、２２はアウトキユー・カウンタ、２３は差検
出回路、２４はインバータ、２５はアンド回路、
２６はオア回路、３０はＢポートのキユー、３１
はインキユー・カウンタ、３２はアウトキユー・
カウンタ、３３は差検出回路、３４，３５はイン
バータ、３６，３７はアンド回路、３８はオア回
路を示す。

Claims

【特許請求の範囲】１バツフアメモリと前記バツフアメモリに登録
されているデータのアドレスを保持する第１のタ
グメモリを有する中央処理装置と、主記憶装置
と、前記中央処理装置よりも高速に動作するベク
トルプロセツサと、前記中央処理装置よりも低速
に動作するチヤネル装置と、前記主記憶装置とア
クセス元の装置とのアクセス管理を行い、上記第
１のタグメモリの写しを有する第２のタグメモリ
を有する主記憶制御装置を有する情報処理装置に
おいて、少なくとも前記チヤネルの主記憶装置のアクセ
ス処理のさいに前記第２のタグメモリにおいてア
ドレスが一致したら、前記第１のタグメモリへの
前記一致アドレス無効化要求を保持する第１無効
化キユーと、少なくとも前記ベクトルプロセツサの主記憶装
置のアクセス処理のさいに前記第２のタグメモリ
においてアドレスが一致したら、前記第１のタグ
メモリへの前記一致アドレス無効化要求を保持す
る第２無効化キユーと、前記第１、第２の無効化キユーにキユーイング
された要求が、共にある閾値値を越えている時
は、第１の無効化キユーにエントリされている要
求を選択して中央処理装置に送出し、前記第２の無効化キユーのエントリ数のみが前
記閾値を越えている時は、前記第２のキユーのエ
ントリを中央処理装置に追い出し、前記第１第２
のキユーのエントリ数が共に前記閾値値を越えて
いない時は前記第１の無効化キユーにエントリさ
れている要求を中央処理装置に送出する優先回路
を有することを特徴とする情報処理装置。