JP2643116B2 - 主記憶制御装置 - Google Patents
主記憶制御装置Info
- Publication number
- JP2643116B2 JP2643116B2 JP60207543A JP20754385A JP2643116B2 JP 2643116 B2 JP2643116 B2 JP 2643116B2 JP 60207543 A JP60207543 A JP 60207543A JP 20754385 A JP20754385 A JP 20754385A JP 2643116 B2 JP2643116 B2 JP 2643116B2
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- JP
- Japan
- Prior art keywords
- chp
- channel processor
- access
- priority
- access port
- Prior art date
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Description
【発明の詳細な説明】 ［概 要］ チャネルプロセッサ（以下CHPと略称する）の主記憶
装置へのアクセス制御方式であって、CHPプレポート
と、ｎ個のCHPアクセスポートの間に、ｍ段のCHPキュー
を設け、CHPプレポートの出力が直接ｎ個のCHPアクセス
ポートに接続される経路と、ｍ段のCHPキューを経由し
てｎ個のCHPアクセスポートに接続される経路とに分岐
するよう構成し、かつCHPと主記憶制御装置の間に高優
先度フラグを設定し、CHPアクセスポートへ直接セット
かCHPキューにセットかを高優先度フラグにより制御す
るようにしたもので、これにより、CHPアクセスポート
の数を増加することなく高度の優先選択制御を可能とし
たものである。
装置へのアクセス制御方式であって、CHPプレポート
と、ｎ個のCHPアクセスポートの間に、ｍ段のCHPキュー
を設け、CHPプレポートの出力が直接ｎ個のCHPアクセス
ポートに接続される経路と、ｍ段のCHPキューを経由し
てｎ個のCHPアクセスポートに接続される経路とに分岐
するよう構成し、かつCHPと主記憶制御装置の間に高優
先度フラグを設定し、CHPアクセスポートへ直接セット
かCHPキューにセットかを高優先度フラグにより制御す
るようにしたもので、これにより、CHPアクセスポート
の数を増加することなく高度の優先選択制御を可能とし
たものである。
［産業上の利用分野］ 本発明は、CHPの主記憶装置へのアクセスの制御方式
に係わり、特に主記憶装置へのアクセス要求がアドレス
・パイプラインとして連続処理される高性能計算機にお
けるCHPのメモリアクセスの制御に関するものである。
に係わり、特に主記憶装置へのアクセス要求がアドレス
・パイプラインとして連続処理される高性能計算機にお
けるCHPのメモリアクセスの制御に関するものである。
［従来の技術］ 第３図は、２台の中央処理装置（以下、CPUと略称す
る）CPU0,CPU1と、チャネルプロセッサ（以下、CHPと略
称する）が、主記憶制御部（以下、MCU）の制御により
主記憶部（以下、MSUと略称する）にアクセスするシス
テムのシステム構成例を示す。
る）CPU0,CPU1と、チャネルプロセッサ（以下、CHPと略
称する）が、主記憶制御部（以下、MCU）の制御により
主記憶部（以下、MSUと略称する）にアクセスするシス
テムのシステム構成例を示す。
各装置CPU0,CPU1,MCU,MSUは、システム・コンソール
・インタフェース（SCI）を通じてサービス・プロセッ
サ（SVP）に接続されている。
・インタフェース（SCI）を通じてサービス・プロセッ
サ（SVP）に接続されている。
第４図は、従来のCHPのメモリアクセス制御方式を示
すブロック図である。
すブロック図である。
CPU0およびCPU1はメモリアクセスするためCPUポート
を持っており、CHPはメモリにアクセスするため、複数
個（例えばｎ個）のCHPポートを持っている。
を持っており、CHPはメモリにアクセスするため、複数
個（例えばｎ個）のCHPポートを持っている。
CPU0およびCPU1のプレポートは、CPUメモリアクセス
要求を、優先選択回路へ接続されるCPUポートにインタ
フェースを合せるために設けられているポートであり、
CHPのプレポート１はメモリアクセス要求を、アドレス
変換回路により変換するためのポートであり、プレポー
ト２はアドレス変換されたメモリアクセス要求をCHPポ
ートに入力するためのポートである。
要求を、優先選択回路へ接続されるCPUポートにインタ
フェースを合せるために設けられているポートであり、
CHPのプレポート１はメモリアクセス要求を、アドレス
変換回路により変換するためのポートであり、プレポー
ト２はアドレス変換されたメモリアクセス要求をCHPポ
ートに入力するためのポートである。
各ポートの出力は優先選択回路に入れられ、優先順位
の高いものから順に、１サイクルごとにアドレス・パイ
プラインに入力される。アドレス・パイプラインのサイ
クル１レジスタ（CYC−１−Ｒ）からMSUへアクセス要求
およびアドレスが送出される。アドレス・パイプライン
の各段からは各種の制御信号が出力される。
の高いものから順に、１サイクルごとにアドレス・パイ
プラインに入力される。アドレス・パイプラインのサイ
クル１レジスタ（CYC−１−Ｒ）からMSUへアクセス要求
およびアドレスが送出される。アドレス・パイプライン
の各段からは各種の制御信号が出力される。
このCHPポートの数ｎを多くすると、CHPの性能が向上
するが、優先処理部における各種の競合のチェックが必
要であるため、ハードウェア量が増大し、またそれに伴
い、サイクルタイムを短く設計することが困難となる。
するが、優先処理部における各種の競合のチェックが必
要であるため、ハードウェア量が増大し、またそれに伴
い、サイクルタイムを短く設計することが困難となる。
［発明が解決しようとする問題点］ 上記の従来方式において、CHPポートの数ｎを多くす
ると、CHPの性能が向上するが、優先処理部における各
種の競合のチェックが必要であるため、ハードウェア量
が増大し、またそれに伴い、サイクルタイムを短く設計
することが困難となる。
ると、CHPの性能が向上するが、優先処理部における各
種の競合のチェックが必要であるため、ハードウェア量
が増大し、またそれに伴い、サイクルタイムを短く設計
することが困難となる。
本発明は、このような従来方式の問題点を解消した高
性能なCHPメモリアクセス制御方式を提供しようとする
ものである。
性能なCHPメモリアクセス制御方式を提供しようとする
ものである。
［問題点を解決するための手段］ 第１図は本発明のCHPのメモリアクセス制御方式の原
理ブロック図を示す。
理ブロック図を示す。
第１図において、11,12,…,1nはｎ個のCHPアクセスポ
ートであり、２はｍ段のCHPキューである。
ートであり、２はｍ段のCHPキューである。
３はCHPプレポートであり、CHPからのアクセス要求信
号およびアドレスが入力されている。
号およびアドレスが入力されている。
CHPプレポート３の出力は、直接各CHPアクセスポート
11,12,…,1nへ接続されるものと、ｍ段のCHPキュー２を
経由して各CHPアクセスポート11,12,…,1nへ接続される
ものとに分岐される。
11,12,…,1nへ接続されるものと、ｍ段のCHPキュー２を
経由して各CHPアクセスポート11,12,…,1nへ接続される
ものとに分岐される。
各CHPアクセスポート11,12,…,1nの出力は、優先選択
回路４に入力され、優先度の高いものから順に、１サイ
クルごとにアドレス・パイプライン５へ入力される。
回路４に入力され、優先度の高いものから順に、１サイ
クルごとにアドレス・パイプライン５へ入力される。
CHPとMCUとの間に高優先度フラグを設け、CHPプレポ
ート３の出力は、原則として高優先度フラグ「オン」の
ものは、直接各CHPアクセスポート11,12,…,1nへセット
され、高優先度フラグ「オフ」のものはCHPキュー２に
入力される。
ート３の出力は、原則として高優先度フラグ「オン」の
ものは、直接各CHPアクセスポート11,12,…,1nへセット
され、高優先度フラグ「オフ」のものはCHPキュー２に
入力される。
図示してないが、アドレスポートに対応して、書込み
データのために、アドレスポートと同様なｎ個のCHP書
込みデータレジスタと、ｍ段のCHP書込みデータ・キュ
ーと、優先選択回路の選択と同期して選択するセレクタ
とから成る回路が必要である。
データのために、アドレスポートと同様なｎ個のCHP書
込みデータレジスタと、ｍ段のCHP書込みデータ・キュ
ーと、優先選択回路の選択と同期して選択するセレクタ
とから成る回路が必要である。
［作用］ 上記構成により、CHPアクセスポートの数を増加する
ことなく、高度の優先選択処理を行うことができる。
ことなく、高度の優先選択処理を行うことができる。
高優先度フラグの「オン」、「オフ」により、 CHPプレポートから直接CHPアクセスポートか、CHPキ
ュー経由かの分岐の選択、 CHPアクセスポートへのセット入力としてCHPプレポー
トからか、CHPキューからかの選択、 CPUアクセスポートとCHPアクセスポートとの間の選択
を制御することができる。
ュー経由かの分岐の選択、 CHPアクセスポートへのセット入力としてCHPプレポー
トからか、CHPキューからかの選択、 CPUアクセスポートとCHPアクセスポートとの間の選択
を制御することができる。
また、優先選択回路における優先順位選択を、CHPキ
ュー２内の有効キューの数によって、CPUアクセスポー
トからの要求との間の優先度を変更するように構成する
ことによって、さらに高度の優先選択処理を行うことが
できる。
ュー２内の有効キューの数によって、CPUアクセスポー
トからの要求との間の優先度を変更するように構成する
ことによって、さらに高度の優先選択処理を行うことが
できる。
［実施例］ 以下第２図に示す実施例により、本発明をさらに具体
的に説明する。
的に説明する。
第２図のブロック図は第３図のシステム構成に適用す
るよう書いてあり、図において、CPU0およびCPU1のため
のCPUアクセスポート（80および81）は、第４図の従来
例と全く同一である。
るよう書いてあり、図において、CPU0およびCPU1のため
のCPUアクセスポート（80および81）は、第４図の従来
例と全く同一である。
CHPプレポート１（７）、アドレス変換回路（６）、
およびCHPプレポート２（３）も、第４図の従来例と同
様である。
およびCHPプレポート２（３）も、第４図の従来例と同
様である。
CHPプレポート２（３）の出力は、CHPアクセスポート
（11,12,…,1n）へ直接セットされる経路と、CHPキュー
（２）を経由してCHPアクセスポート（11,12,…,1n）へ
直接セットされる経路とに分岐される。
（11,12,…,1n）へ直接セットされる経路と、CHPキュー
（２）を経由してCHPアクセスポート（11,12,…,1n）へ
直接セットされる経路とに分岐される。
CPUアクセスポート０（80）およびCPUアクセスポート
１（81）、ならびにCHPアクセスポート１〜ｎ（11,12,
…,1n）からのアクセス要求は、優先処理回路（４）に
入力され、優先順位にしたがって順番に、１サイクルご
とにアドレス・パイプライン（５）に入力される。
１（81）、ならびにCHPアクセスポート１〜ｎ（11,12,
…,1n）からのアクセス要求は、優先処理回路（４）に
入力され、優先順位にしたがって順番に、１サイクルご
とにアドレス・パイプライン（５）に入力される。
アドレス・パイプライン（５）のサイクル１レジスタ
（CYC−１−Ｒ）からMSUへアクセス要求およびアドレス
が送出される。アドレス・パイプライン（５）の各段か
らは各種の制御信号が出力される。
（CYC−１−Ｒ）からMSUへアクセス要求およびアドレス
が送出される。アドレス・パイプライン（５）の各段か
らは各種の制御信号が出力される。
アドレスポートに対応して、書込みデータのために、
第２図（ｂ）に示すように、アドレスポートと同様なｎ
個のCHP書込みデータレジスタ（141,142,…,12n）と、
ｍ段のCHP書込みデータ・キュー（15）と、優先選択回
路（４）の選択と同期して選択するセレクタ（11）と、
書込みデータ・レジスタ（18）から成る書込みデータポ
ートが設けられる。
第２図（ｂ）に示すように、アドレスポートと同様なｎ
個のCHP書込みデータレジスタ（141,142,…,12n）と、
ｍ段のCHP書込みデータ・キュー（15）と、優先選択回
路（４）の選択と同期して選択するセレクタ（11）と、
書込みデータ・レジスタ（18）から成る書込みデータポ
ートが設けられる。
MSUから読み出されたフェッチデータは、第２図
（ｃ）に示すように、セレクタ（19）により、CPUO,CPU
1およびCHP宛のレジスタ（210,211,22）に分離され、そ
れぞれへ出力される。
（ｃ）に示すように、セレクタ（19）により、CPUO,CPU
1およびCHP宛のレジスタ（210,211,22）に分離され、そ
れぞれへ出力される。
CHPおよびMCU間に高優先度フラグを設定し、これの
「オン」、「オフ」によって、例えば次に示すように制
御する。
「オン」、「オフ」によって、例えば次に示すように制
御する。
（１）CHPプレポートにおける制御： CHPアクセスポートが満杯でないとき−→CHPプレポー
トから空きのCHPアクセスポートへセットする。
トから空きのCHPアクセスポートへセットする。
CHPアクセスポートが満杯で、且つCHPキューが満杯で
ないとき−→高優先フラグ「オン」−→CHPプレポート
でCHPアクセスポートが空くまで待つ。
ないとき−→高優先フラグ「オン」−→CHPプレポート
でCHPアクセスポートが空くまで待つ。
高優先フラグ「オフ」−→CHPキューへ入力する。
CHPアクセスポートが満杯、且つCHPキューが満杯のと
き−→ CHPプレポートで、CHPアクセスポートが満杯で、且つCH
Pキューが満杯の条件がなくなるまで待つ。
き−→ CHPプレポートで、CHPアクセスポートが満杯で、且つCH
Pキューが満杯の条件がなくなるまで待つ。
（２）CHPプレポートとCHPキューの優先順位制御（CHP
プレポートとCHPキューにアクセスが存在する場合）： CHPアクセスポートの空き２以上−→同時に別々のポ
ートへセットする。
プレポートとCHPキューにアクセスが存在する場合）： CHPアクセスポートの空き２以上−→同時に別々のポ
ートへセットする。
CHPアクセスポートの空き １−→CHPプレポート高優
先フラグ「オン」−→CHPプレポートが選択される。
先フラグ「オン」−→CHPプレポートが選択される。
CHPプレポート高優先フラグ「オフ」−→CHPキューが選
択される。
択される。
（３）優先選択回路における優先順位制御： CPU0ポート、CPU1ポート、CHPポート１〜ｎ間の優先
順位を、次のように制御する。
順位を、次のように制御する。
CHP→MCUインタフェースの高優先度フラグが「オン」
のCHPアクセスポートは最優先処理を行う。
のCHPアクセスポートは最優先処理を行う。
CHPキュー内のアクセスの個数ｘが、 ｘ≦PST（ただし０≦PST≦ｍ）のとき−→CPUアクセス
ポートの方がCHPアクセスポート１〜ｎより優先する。
ポートの方がCHPアクセスポート１〜ｎより優先する。
CHPキュー内のアクセスの個数ｘが、 ｘ＞PSTのとき−→CHPアクセスポート１〜ｎの方が、CP
Uアクセスポートより優先する このようにして、ｎ個のCHPアクセスポートとｍ段のC
HPキューによる構成と、高優先度フラグの設定によっ
て、CHPアクセスポートの数を増加させることなく、高
度の優先選択処理を行うことができる。
Uアクセスポートより優先する このようにして、ｎ個のCHPアクセスポートとｍ段のC
HPキューによる構成と、高優先度フラグの設定によっ
て、CHPアクセスポートの数を増加させることなく、高
度の優先選択処理を行うことができる。
［発明の効果］ 以上説明のように本発明によれば、CHPのアクセスポ
ートの数を増加させずに、CHPのメモリアクセスの高度
の優先選択処理が可能となり、情報処理システムの処理
効率を向上させる効果はきわめて大きい。
ートの数を増加させずに、CHPのメモリアクセスの高度
の優先選択処理が可能となり、情報処理システムの処理
効率を向上させる効果はきわめて大きい。
第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、 第３図はシステム構成図、 第４図は従来例のブロック図である。 図面において、 11,12,…,1nはCHPアクセスポート、 ２はCHPキュー、 ３はCHPプレポート（２）、 ４は優先選択回路、 ５はアドレス・パイプライン、 ６はアドレス変換回路、７はCHPプレポート１、 80,81はCPUアクセスポート、 90,91はインタフェース回路、 100,101はCPUプレポート、 11,19はセレクタ回路、 120,121はCPUストアデータ・アクセスポート、 130,131はCPUストアデータ・プレポート、 141,142,…,14nはCHPストアデータ・アクセスポート、 15はCHPストアデータ・キュー、 16はCHPプレポート２、 17はCHPプレポート１、 18はストアデータ・レジスタ、 20,210,211,22はレジスタ、 をそれぞれ示す。
Claims (3)
- 【請求項１】中央処理装置およびチャネルプロセッサか
ら主記憶装置へのアクセスを制御する主記憶制御装置に
おいて、 ｎ個のチャネルプロセッサ・アクセスポートと、ｍ段の
チャネルプロセッサ・キューと、チャネルプロセッサ・
プレポートを備え、 該チャネルプロセッサ・プレポートの出力が、直接前記
ｎ個のチャネルプロセッサ・アクセスポートへ接続され
る経路と、前記ｍ段のチャネルプロセッサ・キューを経
由して前記ｎ個のチャネルプロセッサ・アクセスポート
に接続される経路とに分岐するよう構成したことを特徴
とする主記憶制御装置。 - 【請求項２】上記チャネルプロセッサと主記憶制御装置
の間に高優先度フラグを備え、 上記チャネルプロセッサ・プレポートにおいて入力され
たデータの前記高優先度フラグを検査しオンであるデー
タは、上記チャネルプロセッサ・アクセスポートへ直接
セットし、オフであるデータは上記チャネルプロセッサ
・キューにセットするよう構成したことを特徴とする特
許請求の範囲第１項記載の主記憶制御装置。 - 【請求項３】上記チャネルプロセッサ・アクセスポート
と、該チャネルプロセッサ・アクセスポート以外のアク
セス・ポートとの優先度を上記チャネルプロセッサ・キ
ュー内のデータ個数により変更するよう構成したことを
特徴とする特許請求の範囲第１項記載の主記憶制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207543A JP2643116B2 (ja) | 1985-09-19 | 1985-09-19 | 主記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207543A JP2643116B2 (ja) | 1985-09-19 | 1985-09-19 | 主記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6267647A JPS6267647A (ja) | 1987-03-27 |
| JP2643116B2 true JP2643116B2 (ja) | 1997-08-20 |
Family
ID=16541468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60207543A Expired - Lifetime JP2643116B2 (ja) | 1985-09-19 | 1985-09-19 | 主記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643116B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2723412B2 (ja) * | 1992-01-23 | 1998-03-09 | 富士通株式会社 | 主記憶プリポート制御方式 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59225430A (ja) * | 1983-06-07 | 1984-12-18 | Fujitsu Ltd | チヤネル処理装置 |
| JPS6057441A (ja) * | 1983-09-08 | 1985-04-03 | Fujitsu Ltd | 情報処理装置 |
-
1985
- 1985-09-19 JP JP60207543A patent/JP2643116B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6267647A (ja) | 1987-03-27 |
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