JP2862589B2 - 多バイトメモリアクセスの処理方式 - Google Patents
多バイトメモリアクセスの処理方式Info
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Description
【発明の詳細な説明】 〔概要〕 一定幅のバスをもつシステムにおける，処理装置や周
辺装置から記憶装置への多バイトメモリアクセスを処理
する方式に関し， 多バイトのメモリアクセスの場合に，並びかわりなし
にメモリアクセスを実行できる手段を提供することを目
的とし， 複数の処理装置，周辺装置および記憶装置で構成さ
れ，バスを用いて記憶装置にアクセスを行うシステムに
おけるアクセス要求およびアクセスデータを保持する装
置と，保持された要求をプライオリティ回路に伝達する
装置などを有するアクセス要求制御装置において，アク
セスするバイト数に応じて保持された要求をプライオリ
ティ回路に伝達するタイミングを調節するアクセス制御
手段を設け，アクセスデータの順序制御を保障して多バ
イトメモリアクセスを可能にする。
辺装置から記憶装置への多バイトメモリアクセスを処理
する方式に関し， 多バイトのメモリアクセスの場合に，並びかわりなし
にメモリアクセスを実行できる手段を提供することを目
的とし， 複数の処理装置，周辺装置および記憶装置で構成さ
れ，バスを用いて記憶装置にアクセスを行うシステムに
おけるアクセス要求およびアクセスデータを保持する装
置と，保持された要求をプライオリティ回路に伝達する
装置などを有するアクセス要求制御装置において，アク
セスするバイト数に応じて保持された要求をプライオリ
ティ回路に伝達するタイミングを調節するアクセス制御
手段を設け，アクセスデータの順序制御を保障して多バ
イトメモリアクセスを可能にする。
本発明は，一定幅のバスをもつシステムにおける，処
理装置や周辺装置から記憶装置への多バイトメモリアク
セスを処理する方式に関する。
理装置や周辺装置から記憶装置への多バイトメモリアク
セスを処理する方式に関する。
記憶装置の大容量化に伴い，多バイトデータの高速な
記憶装置へのアクセス処理が要求されている。バスの幅
を越えるバイト数のアクセスを一度に処理する場合，バ
ス幅分のデータを複数サイクルに分けて転送する必要が
あるが，このような要求が連続して行われる場合に対し
て，データの順序性が保障されるようにする必要があ
る。
記憶装置へのアクセス処理が要求されている。バスの幅
を越えるバイト数のアクセスを一度に処理する場合，バ
ス幅分のデータを複数サイクルに分けて転送する必要が
あるが，このような要求が連続して行われる場合に対し
て，データの順序性が保障されるようにする必要があ
る。
中央処理装置（以下CPU）と主記憶装置（以下MSU），
記憶制御装置（以下MCU），チャネル処理装置（以下CH
P）等で構成されるシステムにおいて,CPUやCHPなどの装
置からMSUへのアクセス処理は,MSUを介して接続された
バスを通して行われる。このとき,1サイクルで転送され
るデータは，最大でバス幅のバイト数に制限され，バス
幅以上のバイト数を一度に処理する場合は，複数のサイ
クルで転送を行う必要がある。
記憶制御装置（以下MCU），チャネル処理装置（以下CH
P）等で構成されるシステムにおいて,CPUやCHPなどの装
置からMSUへのアクセス処理は,MSUを介して接続された
バスを通して行われる。このとき,1サイクルで転送され
るデータは，最大でバス幅のバイト数に制限され，バス
幅以上のバイト数を一度に処理する場合は，複数のサイ
クルで転送を行う必要がある。
例えば，バス幅の２倍のバイト数を転送する場合は,2
サイクル分のアクセス要求信号（REQ）を出し，データ
を２サイクルに分割することによって転送を行う。この
時,MCUのプライオリティ回路でアクセス要求が選択され
ず,BUSY信号によって後続の要求にウェイト（WAIT）が
かけられた場合，ウェイトがかかるタイミングにより，
前の分の分割データの送出が保留され，ウェイト解除
後，後の分の分割データが先に送出されて，ポートに到
着するアクセスデータの順序性が保たれないことがあ
る。
サイクル分のアクセス要求信号（REQ）を出し，データ
を２サイクルに分割することによって転送を行う。この
時,MCUのプライオリティ回路でアクセス要求が選択され
ず,BUSY信号によって後続の要求にウェイト（WAIT）が
かけられた場合，ウェイトがかかるタイミングにより，
前の分の分割データの送出が保留され，ウェイト解除
後，後の分の分割データが先に送出されて，ポートに到
着するアクセスデータの順序性が保たれないことがあ
る。
ただし，従来の８バイトバスによる16バイトのメモリ
アクセスのように，バス幅の２倍のバイト数を転送する
程度の場合には，ポートに到着したREQ信号がプライオ
リティ回路で選択される間にアクセスするデータがポー
トに到着するため，データの並びかわりは起こらない。
アクセスのように，バス幅の２倍のバイト数を転送する
程度の場合には，ポートに到着したREQ信号がプライオ
リティ回路で選択される間にアクセスするデータがポー
トに到着するため，データの並びかわりは起こらない。
次に，具体例を用いて詳しく説明する。
第５図は，従来回路の構成を簡単化して示したもの
で,21はCHP,22はMSU,23はMCU,24はプレポート（PREPOR
T）,25は二重化されたポート（PORT0,PORT1）,26はプラ
イオリティ回路,27はREQ信号,28はストアデータ,29はBU
SY信号である。
で,21はCHP,22はMSU,23はMCU,24はプレポート（PREPOR
T）,25は二重化されたポート（PORT0,PORT1）,26はプラ
イオリティ回路,27はREQ信号,28はストアデータ,29はBU
SY信号である。
PREPORTおよびPORT0,1は，それぞれWD0,WD1・・・で
表される複数のレジスタをもち，スキャンカウンタによ
って連続的に選択され，データをリード／ライトされ
る。この選択信号はWD CTRL0,1・・・で表される。
表される複数のレジスタをもち，スキャンカウンタによ
って連続的に選択され，データをリード／ライトされ
る。この選択信号はWD CTRL0,1・・・で表される。
第６図は，従来方式によるバイトストア時のタイムチ
ャートであり，点線はREQ,実線はデータを示している。
また○で囲んだ数字は第５図の回路との対応を示すため
に用いられている。なお第６図のタイムチャートに示さ
れている信号のうち少数のものしか第５図の回路中には
示されていないが，これは回路を簡単化して示したため
である。
ャートであり，点線はREQ,実線はデータを示している。
また○で囲んだ数字は第５図の回路との対応を示すため
に用いられている。なお第６図のタイムチャートに示さ
れている信号のうち少数のものしか第５図の回路中には
示されていないが，これは回路を簡単化して示したため
である。
CHP21は,16バイトのストアデータを８バイトずつ２回
に分けて制御信号D1 CTRL0,1にしたがって転送する。
ここでＡは前半の８バイト,Bは後半の８バイトのデータ
を表している。
に分けて制御信号D1 CTRL0,1にしたがって転送する。
ここでＡは前半の８バイト,Bは後半の８バイトのデータ
を表している。
REQは，で示すようにPREPORTに送られ，次にで示
すようにPORT0に送られ，さらにで示すようにプライ
オリティ回路26に入力される。ここでは，プライオリテ
ィ回路26が毎回REQを選択するものとされる。
すようにPORT0に送られ，さらにで示すようにプライ
オリティ回路26に入力される。ここでは，プライオリテ
ィ回路26が毎回REQを選択するものとされる。
一方，最初の16バイトデータの各８バイトデータ0A,0
Bは，，で示すようにCHPからPREPORTに送られ，制
御信号WD CTRLにより,PREPORTのレジスタWD0,WD1に順
次入力される。これらのデータは，次に，で示すよ
うにPORT0,PORT1のうち空いている方のPORT0のWD0,WD1
に入力される。
Bは，，で示すようにCHPからPREPORTに送られ，制
御信号WD CTRLにより,PREPORTのレジスタWD0,WD1に順
次入力される。これらのデータは，次に，で示すよ
うにPORT0,PORT1のうち空いている方のPORT0のWD0,WD1
に入力される。
プライオリティ回路26の判定結果LOCALPRIORITYは,RE
Qを選択するので,2サイクル後にMSU22へアクセス要求MS
U GOが送られ，同時にで示すようにPORT0に通知し
て,OA,OBのデータをその順序でMSUへ転送させる。
Qを選択するので,2サイクル後にMSU22へアクセス要求MS
U GOが送られ，同時にで示すようにPORT0に通知し
て,OA,OBのデータをその順序でMSUへ転送させる。
第７図は，第６図のタイムチャートとは異なり，プラ
イオリティ回路26で待ちが発生した場合のタイムチャー
トを示している。
イオリティ回路26で待ちが発生した場合のタイムチャー
トを示している。
この場合は,PORT0はREQ2が,PORT1にREQ3がともに立っ
ているにもかかわらずMSUへのMSU GO発信が遅れたた
め，次のWD CTRL1でPORTBUSYを発生したものである。
その結果，で示すようにCHPへ送られ,CHPではD1 CTR
L1にウェイトがかかる。
ているにもかかわらずMSUへのMSU GO発信が遅れたた
め，次のWD CTRL1でPORTBUSYを発生したものである。
その結果，で示すようにCHPへ送られ,CHPではD1 CTR
L1にウェイトがかかる。
このウェイトにより,CHPでデータ5Aの送出が保留さ
れ，ウェイトが解除されたときに先にデータ5Bが送出さ
れる。つまりデータの送出順序が入れ換わる。
れ，ウェイトが解除されたときに先にデータ5Bが送出さ
れる。つまりデータの送出順序が入れ換わる。
しかし，この順序が入れ換わったデータ5Bと5Aは,PRE
PORT1において取り出し順序を変更され，正しい順序と
なってMSUへ送出されることができる。
PORT1において取り出し順序を変更され，正しい順序と
なってMSUへ送出されることができる。
このように,16バイトのデータを８バイトずつ２回で
転送する場合には，一旦順序が入れ換わっても途中のポ
ートに保持されている段階で順序を修正することが可能
であり，データ順序性が乱れるという問題は起こらな
い。
転送する場合には，一旦順序が入れ換わっても途中のポ
ートに保持されている段階で順序を修正することが可能
であり，データ順序性が乱れるという問題は起こらな
い。
第８図は，さらにバイト数の多い32バイトデータを８
バイトずつ４回（A,B,C,Dで表す）に分けて転送する場
合のタイムチャートである。
バイトずつ４回（A,B,C,Dで表す）に分けて転送する場
合のタイムチャートである。
この例では,REQ1に対するプライオリティ回路26の選
択が行われず遅延し，このため次にPORT0とPORT1にREQ
が立つPORT0 REQ2の開始タイミングでPORT BUSYとな
り,WD CTRL3のタイミングにPREPORTへPORT BUSYが送
られる。これによりPREPORTでは，次のデータ3Aの送出
を遅らせ，また次のWD CTRL3にCHPへBUSYを送る。
択が行われず遅延し，このため次にPORT0とPORT1にREQ
が立つPORT0 REQ2の開始タイミングでPORT BUSYとな
り,WD CTRL3のタイミングにPREPORTへPORT BUSYが送
られる。これによりPREPORTでは，次のデータ3Aの送出
を遅らせ，また次のWD CTRL3にCHPへBUSYを送る。
この結果,PREPORTからPORTへは3B,3C,3D,3Aの順序で
データが送られ，プライオリティ回路26がREQ3を選択し
てMSUへGOを送出したタイミングでは，データ3AがまだP
ORTに来ないため,MSUへ先頭のデータから送ることがで
きない。
データが送られ，プライオリティ回路26がREQ3を選択し
てMSUへGOを送出したタイミングでは，データ3AがまだP
ORTに来ないため,MSUへ先頭のデータから送ることがで
きない。
一方,CHPへ送られたBUSYにより,CHPにウェイトがかか
り，データ4Aの送出が保留され，ウェイトが解除される
次のサイクルから,4B,4C,4D,4Aの順序でデータが送出さ
れる。つまりデータの入れ換えが起こり，正しい順序で
データを送ることができなくなる。
り，データ4Aの送出が保留され，ウェイトが解除される
次のサイクルから,4B,4C,4D,4Aの順序でデータが送出さ
れる。つまりデータの入れ換えが起こり，正しい順序で
データを送ることができなくなる。
従来のメモリアクセス処理方式では，例えば８バイト
バスによる32バイトのメモリアクセスのように，より多
いバイト数を多くのサイクルで転送する場合や，さまざ
まなバイト数のメモリアクセスを連続して行うような場
合,REQ信号がプライオリティ回路で選択され,MSUに送ら
れる時になっても,MSUにアクセスする最初のデータがポ
ートに到着していないことが起こる。このため，アクセ
スデータの並びかわりが起こってしまうという問題を生
じている。
バスによる32バイトのメモリアクセスのように，より多
いバイト数を多くのサイクルで転送する場合や，さまざ
まなバイト数のメモリアクセスを連続して行うような場
合,REQ信号がプライオリティ回路で選択され,MSUに送ら
れる時になっても,MSUにアクセスする最初のデータがポ
ートに到着していないことが起こる。このため，アクセ
スデータの並びかわりが起こってしまうという問題を生
じている。
本発明は，多バイトのメモリアクセスの場合に，並び
かわりなしにメモリアクセスを実行できる手段を提供す
ることを目的としている。
かわりなしにメモリアクセスを実行できる手段を提供す
ることを目的としている。
本発明は，アクセスデータの順序性を保障するため，
多バイトのメモリアクセスの場合プライオリティ回路に
送出するREQ信号を遅延させ，この遅延させたREQ信号に
よってプライオリティの選択,MSUへのアクセス要求送出
を行うことによって，分割データの先頭が到着するタイ
ミングを整合させるものである。
多バイトのメモリアクセスの場合プライオリティ回路に
送出するREQ信号を遅延させ，この遅延させたREQ信号に
よってプライオリティの選択,MSUへのアクセス要求送出
を行うことによって，分割データの先頭が到着するタイ
ミングを整合させるものである。
第１図は，本発明の原理構成図である。
第１図において， １は，アクセス要求を行うチャネル処理装置（CHP）
である。
である。
２は，アクセス要求を行う中央処理装置（CPU）であ
る。
る。
３は，アクセス対象の主記憶装置（MSU）である。
４は，本発明に基づく多バイトアクセス処理を行う記
憶制御装置（MCU）である。
憶制御装置（MCU）である。
5,6は，それぞれCHP1とCHP2からのアクセス要求信号
（REQ）およびストアデータを受け取る入力ポートであ
る。
（REQ）およびストアデータを受け取る入力ポートであ
る。
5a,6aは，それぞれ入力ポート5,6に入力されたアクセ
ス要求信号（REQ）が多バイトメモリアクセスの場合に
タイミングを遅らせたアクセス要求信号（REQ′）を生
成する機能をもつ要求信号生成回路である。
ス要求信号（REQ）が多バイトメモリアクセスの場合に
タイミングを遅らせたアクセス要求信号（REQ′）を生
成する機能をもつ要求信号生成回路である。
７は，入力された複数のアクセス要求信号（REQ′）
間の優先決定制御を行うプライオリティ回路である。
間の優先決定制御を行うプライオリティ回路である。
第１図における本発明の動作を説明する。CHP1やCPU2
等の各装置からMSU3へのアクセス要求信号REQはMCU4の
入力ポート５〜６に入る。
等の各装置からMSU3へのアクセス要求信号REQはMCU4の
入力ポート５〜６に入る。
続いて，実際のアクセスデータが各装置でバス幅に分
割され，入力ポート５〜６に転送される。入力ポート５
〜６に入ったREQは，プライオリティ回路７に転送さ
れ，ここで他装置からの要求と比較，選択される。
割され，入力ポート５〜６に転送される。入力ポート５
〜６に入ったREQは，プライオリティ回路７に転送さ
れ，ここで他装置からの要求と比較，選択される。
要求REQが選択された場合は,MSU3に送出される。要求
が選択されない場合は,BUSY信号によって後続の要求に
ウェイトがかけられる。この場合，要求元装置から転送
されるアクセスデータは，各サイクルで順番に送出され
るため，出力が入力ポート５〜６に到着する順序は，ウ
ェイトのタイミングによって変化する。そこで,MSU3に
送出するアクセスデータの順序性を保つために，多バイ
トメモリアクセスの場合はプライオリティ回路７に送ら
れる要求信号REQ′を，要求信号生成回路5a,6aで別の遅
いタイミングで生成し，これを用いてメモリアクセスを
行うようにする。これによって，入力ポート５〜６に先
頭のデータが到着したのち,MSU3に正しくアクセスを行
うことが可能となる。
が選択されない場合は,BUSY信号によって後続の要求に
ウェイトがかけられる。この場合，要求元装置から転送
されるアクセスデータは，各サイクルで順番に送出され
るため，出力が入力ポート５〜６に到着する順序は，ウ
ェイトのタイミングによって変化する。そこで,MSU3に
送出するアクセスデータの順序性を保つために，多バイ
トメモリアクセスの場合はプライオリティ回路７に送ら
れる要求信号REQ′を，要求信号生成回路5a,6aで別の遅
いタイミングで生成し，これを用いてメモリアクセスを
行うようにする。これによって，入力ポート５〜６に先
頭のデータが到着したのち,MSU3に正しくアクセスを行
うことが可能となる。
第２図に本発明によるメモリアクセスの例として，ス
トアアクセス処理回路の実施例を示す。
トアアクセス処理回路の実施例を示す。
本実施例は,MCU8内の入力ポート９の前段に，アドレ
ス変換用のプレポート10を二段持ち（図中は一段に省略
してある），これがCHP11や複数のCPU12〜13の各装置に
８バイト幅のバス14で接続される。
ス変換用のプレポート10を二段持ち（図中は一段に省略
してある），これがCHP11や複数のCPU12〜13の各装置に
８バイト幅のバス14で接続される。
例えば,CHP11からMSU15へのストア要求信号REQは，信
号線16を通ってプレポート10に入り，入力ポート９に送
られる。CPU12〜13についても同様である。
号線16を通ってプレポート10に入り，入力ポート９に送
られる。CPU12〜13についても同様である。
１サイクル後に，実際のストアデータがバス14を通っ
て,8バイトづつプレポート10,入力ポート９と転送され
る。
て,8バイトづつプレポート10,入力ポート９と転送され
る。
入力ポート９は，転送効率を上げるため，二重化され
ている。入力ポート９に入ったREQは，要求信号生成回
路17に送られ，要求が通常の８バイトや,16バイトのス
トアの場合は，そのまま要求信号REQとしてプライオリ
ティ回路18に転送される。
ている。入力ポート９に入ったREQは，要求信号生成回
路17に送られ，要求が通常の８バイトや,16バイトのス
トアの場合は，そのまま要求信号REQとしてプライオリ
ティ回路18に転送される。
ここで,REQと同時に各装置から転送されてきた32バイ
トストア信号19が32バイトストア要求であることを示し
た場合は,REQを２サイクルずらした信号がREQ′として
プライオリティ回路18に転送される。プライオリティ回
路18では，各装置からの要求REQ′が比較・選択され
る。
トストア信号19が32バイトストア要求であることを示し
た場合は,REQを２サイクルずらした信号がREQ′として
プライオリティ回路18に転送される。プライオリティ回
路18では，各装置からの要求REQ′が比較・選択され
る。
REQが選択された場合はMSU15にストア要求とストアデ
ータが送出される。選択されない場合は各装置にBUSY信
号20が装置され，これによって後続の要求にウェイトが
かけられる。
ータが送出される。選択されない場合は各装置にBUSY信
号20が装置され，これによって後続の要求にウェイトが
かけられる。
このウェイトのタイミングや，転送するバイト数の変
化によって，装置から転送されるストアデータは入力ポ
ート９に到着する順序が変化するが,REQがMSU15に送出
される時点では，最初のデータが入力ポート９に到達し
ており，正しい順序のデータが次のサイクルではMSU15
に送出される。
化によって，装置から転送されるストアデータは入力ポ
ート９に到着する順序が変化するが,REQがMSU15に送出
される時点では，最初のデータが入力ポート９に到達し
ており，正しい順序のデータが次のサイクルではMSU15
に送出される。
次に，第３図および第４図により，本発明実施例の詳
細な動作を説明する。
細な動作を説明する。
第３図は，第２図の実施例回路のうちCHPからのアク
セス要求系のみを示したものである。ここで，要求信号
生成回路17は,32バイトストア時にREQを２サイクル遅ら
せたREQ′を生成する。なお，図中の参照番号ないし
は，後述するタイムチャートとの対応を示すために用
いられる。
セス要求系のみを示したものである。ここで，要求信号
生成回路17は,32バイトストア時にREQを２サイクル遅ら
せたREQ′を生成する。なお，図中の参照番号ないし
は，後述するタイムチャートとの対応を示すために用
いられる。
第４図は,32バイトデータを４分割して８バイトずつ
４回に分けて転送する場合の本発明実施例のタイムチャ
ートであり，第８図に示した従来方式による場合のタイ
ムチャートに対応するものである。以下，第３図の回路
を参照しつつ第４図により動作を説明する。
４回に分けて転送する場合の本発明実施例のタイムチャ
ートであり，第８図に示した従来方式による場合のタイ
ムチャートに対応するものである。以下，第３図の回路
を参照しつつ第４図により動作を説明する。
CHPが第０番目のデータについてのアクセス要求信号R
EQ0,1,2・・・と32BST（32バイトストア）信号とを，そ
れぞれ，と，のようにMCUに送出すると，要求
信号生成回路17において,2サイクル遅れのREQ0′,1′,
2′・・・に変換され，プライオリティ回路18に与えら
れる。
EQ0,1,2・・・と32BST（32バイトストア）信号とを，そ
れぞれ，と，のようにMCUに送出すると，要求
信号生成回路17において,2サイクル遅れのREQ0′,1′,
2′・・・に変換され，プライオリティ回路18に与えら
れる。
プライオリティ回路18は,REQ′についてプライオリテ
ィをとり,REQ1′について選択せず，そのPORT0,PORT1に
REQが立つPORTのWD CTRL3のタイミングでPORT BUSYが
発生し，で示すようにPREPORTに通知される。
ィをとり,REQ1′について選択せず，そのPORT0,PORT1に
REQが立つPORTのWD CTRL3のタイミングでPORT BUSYが
発生し，で示すようにPREPORTに通知される。
PREPORTは，データ3Aの送出を保留し，次に3B,3C,3D,
3Aの順にデータを送出する。また次のWD CTRL3のタイ
ミングでに示すようにCHPにBUSYを上げる。
3Aの順にデータを送出する。また次のWD CTRL3のタイ
ミングでに示すようにCHPにBUSYを上げる。
PREPORTはWD CTRL1のタイミングでREQ3をPORTに渡
し，要求信号生成回路17は，これから２サイクル遅れの
REQ3′を作り，プライオリティ回路18に与える。このた
めプライオリティ回路18は，第８図の場合にくらべて遅
くプライオリティをとり,REQ3′を選択してMSU GOを発
生するのでPORT1にデータ3Aが到着するタイミングが間
に合い，，，，で示すように正しい順序でデー
タをMSUに送出することができる。
し，要求信号生成回路17は，これから２サイクル遅れの
REQ3′を作り，プライオリティ回路18に与える。このた
めプライオリティ回路18は，第８図の場合にくらべて遅
くプライオリティをとり,REQ3′を選択してMSU GOを発
生するのでPORT1にデータ3Aが到着するタイミングが間
に合い，，，，で示すように正しい順序でデー
タをMSUに送出することができる。
一方，でCHPにBUSYが上げられたことにより,CHPは
ウェイトをかけ，データ4Aの送出を保留する。次のデー
タ送出は，，，，で示すように4B,4C,4D,4Aの
ように行われ，データの順序は入れ換わるが，前述した
REQの遅延を行うことにより，これについても正しい順
序でデータをMSUに送ることが可能となる。
ウェイトをかけ，データ4Aの送出を保留する。次のデー
タ送出は，，，，で示すように4B,4C,4D,4Aの
ように行われ，データの順序は入れ換わるが，前述した
REQの遅延を行うことにより，これについても正しい順
序でデータをMSUに送ることが可能となる。
以上説明したように，本発明によればバス幅を広げる
等のハードウェアの増加を招くことなく，多バイトのメ
モリアクセスが正しく実行可能となる効果を奏し，シス
テムの性能および価格性能費の向上に寄与するところが
大きい。
等のハードウェアの増加を招くことなく，多バイトのメ
モリアクセスが正しく実行可能となる効果を奏し，シス
テムの性能および価格性能費の向上に寄与するところが
大きい。
第１図は本発明の原理構成図，第２図は本発明の実施例
回路の構成図，第３図は本発明実施例回路の動作説明
図，第４図は本発明実施例回路のタイムチャート，第５
図は従来回路の構成図，第６図は従来回路の16バイトス
トア時のタイムチャート，第７図は従来回路の16バイト
ストア時の他のタイムチャート，第８図は従来回路の32
バイトストア時のタイムチャートである。 第１図中， 1:チャネル処理装置（CHP） 2:中央処理装置（CPU） 3:主記憶装置（MSU） 4:記憶制御装置（MCU） ５〜6:入力ポート 5a〜6a:要求信号生成回路 7:プライオリティ回路
回路の構成図，第３図は本発明実施例回路の動作説明
図，第４図は本発明実施例回路のタイムチャート，第５
図は従来回路の構成図，第６図は従来回路の16バイトス
トア時のタイムチャート，第７図は従来回路の16バイト
ストア時の他のタイムチャート，第８図は従来回路の32
バイトストア時のタイムチャートである。 第１図中， 1:チャネル処理装置（CHP） 2:中央処理装置（CPU） 3:主記憶装置（MSU） 4:記憶制御装置（MCU） ５〜6:入力ポート 5a〜6a:要求信号生成回路 7:プライオリティ回路
Claims (1)
- 【請求項１】複数の処理装置，周辺装置および記憶装置
で構成され，バスを用いて記憶装置にアクセスを行うシ
ステムにおけるアクセス要求およびアクセスデータを保
持する装置と，保持された要求をプライオリティ回路に
伝達する装置などを有するアクセス要求制御装置におい
て，アクセスするバイト数に応じて保持された要求をプ
ライオリティ回路に伝達するタイミングを調節するアク
セス制御手段を設け，アクセスデータの順序制御を保障
して多バイトメモリアクセスを可能にすることを特徴と
する，多バイトメモリアクセスの処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24447589A JP2862589B2 (ja) | 1989-09-20 | 1989-09-20 | 多バイトメモリアクセスの処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24447589A JP2862589B2 (ja) | 1989-09-20 | 1989-09-20 | 多バイトメモリアクセスの処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03105639A JPH03105639A (ja) | 1991-05-02 |
| JP2862589B2 true JP2862589B2 (ja) | 1999-03-03 |
Family
ID=17119216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24447589A Expired - Fee Related JP2862589B2 (ja) | 1989-09-20 | 1989-09-20 | 多バイトメモリアクセスの処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2862589B2 (ja) |
-
1989
- 1989-09-20 JP JP24447589A patent/JP2862589B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03105639A (ja) | 1991-05-02 |
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