JPH07104845B2 - 並列処理装置 - Google Patents
並列処理装置Info
- Publication number
- JPH07104845B2 JPH07104845B2 JP2242141A JP24214190A JPH07104845B2 JP H07104845 B2 JPH07104845 B2 JP H07104845B2 JP 2242141 A JP2242141 A JP 2242141A JP 24214190 A JP24214190 A JP 24214190A JP H07104845 B2 JPH07104845 B2 JP H07104845B2
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- JP
- Japan
- Prior art keywords
- processor
- command
- data
- fifo memory
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 この発明は、複数のプロセッサによりパイプライン方式
でデータ処理を行う並列処理装置に関する。
でデータ処理を行う並列処理装置に関する。
従来の技術 従来のパイプライン方式の並列処理装置の基本的な構成
を第２図に示している。この例では説明を簡単にするた
め、プロセッサ数を３としている。各プロセッサ１、
２、３および共有メモリ50とが共通のバス40で結合さ
れ、バス調停回路60の制御によって各プロセッサ１、
２、３がバス40上で競合しないように動作する。また、
共有メモリ50には第３図に示す各エリアが設定されてい
る。
を第２図に示している。この例では説明を簡単にするた
め、プロセッサ数を３としている。各プロセッサ１、
２、３および共有メモリ50とが共通のバス40で結合さ
れ、バス調停回路60の制御によって各プロセッサ１、
２、３がバス40上で競合しないように動作する。また、
共有メモリ50には第３図に示す各エリアが設定されてい
る。
プロセッサ１は共有メモリ50上の入力データバッファ70
内のデータを読み取って処理し、その結果をバッファ12
に書き込む。プロセッサ２はバッファ12のデータを読み
取って処理し、その結果をバッファ23に書き込む。プロ
セッサ３はバッファ23のデータを読み取って処理し、そ
の結果を出力データバッファ80に書き込む。この動作が
並行的に進められ、パイプライン処理が行われる。
内のデータを読み取って処理し、その結果をバッファ12
に書き込む。プロセッサ２はバッファ12のデータを読み
取って処理し、その結果をバッファ23に書き込む。プロ
セッサ３はバッファ23のデータを読み取って処理し、そ
の結果を出力データバッファ80に書き込む。この動作が
並行的に進められ、パイプライン処理が行われる。
前記の動作において、プロセッサｉ（ｉ＝１、２、３）
はバスリクエスト信号riをバス調停回路60に出力し、調
停回路60からのバスアクノリッジ信号aiを得てから、バ
ス40を専有して共有メモリ50にアクセスすることができ
る。
はバスリクエスト信号riをバス調停回路60に出力し、調
停回路60からのバスアクノリッジ信号aiを得てから、バ
ス40を専有して共有メモリ50にアクセスすることができ
る。
プロセッサ１とプロセッサ２はバッファ12を共有してい
るが、一例として、バッファ12がトグルバッファとして
使用されるものとする。この場合、ブロックB1とブロッ
クB2とに等分されていて、プロセッサ１からのデータに
よってどちらか一方のブロックが満杯になると、プロセ
ッサ１は共有メモリ50上のコマンドエリア12に満杯にな
ったブロックの番号と処理スタートコマンドとパラメー
タを書き込んで、プロセッサ２に割り込み信号i12を送
る。一方プロセッサ２は、コマンドエリア12で指定され
た処理を終了すると、コマンドエリア21に終了コマンド
を書き、プロセッサ１に割り込み信号i21を送る。この
信号i21を受けてプロセッサ１は、バッファ12の前記の
満杯ブロックが再び空になり、そこにデータを書き込め
ることを知る。
るが、一例として、バッファ12がトグルバッファとして
使用されるものとする。この場合、ブロックB1とブロッ
クB2とに等分されていて、プロセッサ１からのデータに
よってどちらか一方のブロックが満杯になると、プロセ
ッサ１は共有メモリ50上のコマンドエリア12に満杯にな
ったブロックの番号と処理スタートコマンドとパラメー
タを書き込んで、プロセッサ２に割り込み信号i12を送
る。一方プロセッサ２は、コマンドエリア12で指定され
た処理を終了すると、コマンドエリア21に終了コマンド
を書き、プロセッサ１に割り込み信号i21を送る。この
信号i21を受けてプロセッサ１は、バッファ12の前記の
満杯ブロックが再び空になり、そこにデータを書き込め
ることを知る。
バッファ23を使ってデータを受け渡しするプロセッサ２
とプロセッサ３についても、前記と同様に、共有メモリ
50上にコマンドエリア23と32、それに割り込み信号i23
とi32によってバッファアクセスや処理のスタート／エ
ンドの同期をとっている。
とプロセッサ３についても、前記と同様に、共有メモリ
50上にコマンドエリア23と32、それに割り込み信号i23
とi32によってバッファアクセスや処理のスタート／エ
ンドの同期をとっている。
発明が解決しようとする課題 前述した従来の装置では、複数のプロセッサがバスを共
有する構造であるため、バスの競合を調停する回路が当
然必要であり、各プロセッサはバスをリクエストしてか
らバスを専有可能になるまで待たされる。つまり、バス
調停回路という複雑なハードウェアが必要であるととも
に、バス調停の待ち時間のために全体として処理スピー
ドが低下する。
有する構造であるため、バスの競合を調停する回路が当
然必要であり、各プロセッサはバスをリクエストしてか
らバスを専有可能になるまで待たされる。つまり、バス
調停回路という複雑なハードウェアが必要であるととも
に、バス調停の待ち時間のために全体として処理スピー
ドが低下する。
また、各プロセッサがバッファのデータを読み書きする
場合、バッファが満杯か空かをチェックしたり、リード
／ライトポインタの更新を行う必要があり、これらの操
作を行うためのソフトウェアが複雑化し、そのため処理
スピードが低下する。
場合、バッファが満杯か空かをチェックしたり、リード
／ライトポインタの更新を行う必要があり、これらの操
作を行うためのソフトウェアが複雑化し、そのため処理
スピードが低下する。
また、プロセッサ間の処理の同期を割り込みによってと
っているが、その割り込み処理のためのソフトウェアの
構造が複雑になり、デバックも難しくなる。
っているが、その割り込み処理のためのソフトウェアの
構造が複雑になり、デバックも難しくなる。
この発明は前述した従来の問題点に鑑みなされたもの
で、その目的は、ハードウェアおよびソフトウェアを簡
素化することができ、しかも従来よりも高速にパイプラ
イン処理を実行することができるようにした並列処理装
置を提供することにある。
で、その目的は、ハードウェアおよびソフトウェアを簡
素化することができ、しかも従来よりも高速にパイプラ
イン処理を実行することができるようにした並列処理装
置を提供することにある。
課題を解決するための手段 そこで本発明では、プロセッサをFIFOメモリを介して直
列に複数接続するパイプライン処理を行う装置におい
て、前記FIFOメモリと前記プロセッサとの間でデータ
列、コマンド群の転送を行うバスと、前記プロセッサに
備えられ、下流に位置する前記FIFOメモリにコマンド識
別符号を出力する第１送出部と、前記FIFOメモリに備え
られ、下流に位置する前記プロセッサにコマンド識別符
号を出力する第２送出部とを具備し、前記プロセッサか
ら下流に配置される前記FIFOメモリに前記バスを介して
データを送出し、このデータに前記第１送出部からのコ
マンド識別符号が付与されると、これを対応づけて前記
FIFOメモリに記憶させ、このように対応づけられたFIFO
メモリから下流に配置される前記プロセッサに前記バス
を介してデータを送出時に、このデータに前記第２送出
部からのコマンド識別符号が付与されると、前記プロセ
ッサは送出されたデータをコマンド群として認識し、前
記コマンド群内の該当するコマンドで前記バスからのデ
ータ列を処理し、これを順次並列に行うことを特徴とす
るという構成を備えたものである。
列に複数接続するパイプライン処理を行う装置におい
て、前記FIFOメモリと前記プロセッサとの間でデータ
列、コマンド群の転送を行うバスと、前記プロセッサに
備えられ、下流に位置する前記FIFOメモリにコマンド識
別符号を出力する第１送出部と、前記FIFOメモリに備え
られ、下流に位置する前記プロセッサにコマンド識別符
号を出力する第２送出部とを具備し、前記プロセッサか
ら下流に配置される前記FIFOメモリに前記バスを介して
データを送出し、このデータに前記第１送出部からのコ
マンド識別符号が付与されると、これを対応づけて前記
FIFOメモリに記憶させ、このように対応づけられたFIFO
メモリから下流に配置される前記プロセッサに前記バス
を介してデータを送出時に、このデータに前記第２送出
部からのコマンド識別符号が付与されると、前記プロセ
ッサは送出されたデータをコマンド群として認識し、前
記コマンド群内の該当するコマンドで前記バスからのデ
ータ列を処理し、これを順次並列に行うことを特徴とす
るという構成を備えたものである。
作用 本発明は上述の構成により、プロセッサはコマンド群に
対してはコマンド識別符号を付与してFIFOメモリに転送
し、FIFOメモリからプロセッサに転送される時にはコマ
ンド識別符号が付与されたデータに対してはコマンド群
とプロセッサは認識し、このコマンド群の所定のコマン
ドでデータ列を処理し、これを並列に順次行うものであ
る。
対してはコマンド識別符号を付与してFIFOメモリに転送
し、FIFOメモリからプロセッサに転送される時にはコマ
ンド識別符号が付与されたデータに対してはコマンド群
とプロセッサは認識し、このコマンド群の所定のコマン
ドでデータ列を処理し、これを並列に順次行うものであ
る。
実施例 第１図は３つのプロセッサで構成した本発明による並列
処理装置の一実施例を示している。
処理装置の一実施例を示している。
各プロセッサ１、２、３はそれぞれ独立した８ビット幅
のバス６、７、８を有している。先頭のプロセッサ１に
は入力データメモリ９とFIFOメモリ４の入力端がバス６
を介して接続され、プロセッサ２にはFIFOメモリ４の出
力端とFIFOメモリ５の入力端がバス７を介して接続さ
れ、プロセッサ３にはFIFOメモリ５の出力端と出力デー
タメモリ10がバス８を介して接続されている。
のバス６、７、８を有している。先頭のプロセッサ１に
は入力データメモリ９とFIFOメモリ４の入力端がバス６
を介して接続され、プロセッサ２にはFIFOメモリ４の出
力端とFIFOメモリ５の入力端がバス７を介して接続さ
れ、プロセッサ３にはFIFOメモリ５の出力端と出力デー
タメモリ10がバス８を介して接続されている。
FIFOメモリ４は９ビット幅で、バス６上の８ビット幅の
信号にプロセッサ１の出力する１ビット識別信号C1が付
加されて書き込まれる。同様にFIFOメモリ５も９ビット
幅で、バス７上の８ビット幅の信号にプロセッサ２の出
力する１ビットの識別信号C2が付加されて書き込まれ
る。
信号にプロセッサ１の出力する１ビット識別信号C1が付
加されて書き込まれる。同様にFIFOメモリ５も９ビット
幅で、バス７上の８ビット幅の信号にプロセッサ２の出
力する１ビットの識別信号C2が付加されて書き込まれ
る。
また第１図において、f4とe4はそれぞれFIFOメモリ４の
フル信号とエンプティ信号、f5とe5はそれぞれFIFOメモ
リ５のフル信号とエンプティ信号、riとwi（ｉ＝１、
２、３）はそれぞれプロセッサｉのリード信号とライト
信号である。
フル信号とエンプティ信号、f5とe5はそれぞれFIFOメモ
リ５のフル信号とエンプティ信号、riとwi（ｉ＝１、
２、３）はそれぞれプロセッサｉのリード信号とライト
信号である。
以上のように構成された並列処理装置について、以下そ
のパイプライン処理の動作を説明する。
のパイプライン処理の動作を説明する。
入力データメモリ９には、プロセッサ１に対して実行す
べき処理内容を指定するコマンドcmd1と、プロセッサ２
に対して実行すべき処理内容を指定するコマンドcmd2
と、プロセッサ３に対して実行すべき処理内容を指定す
るコマンドcmd3と、処理対象となるデータ列D0が格納さ
れている。
べき処理内容を指定するコマンドcmd1と、プロセッサ２
に対して実行すべき処理内容を指定するコマンドcmd2
と、プロセッサ３に対して実行すべき処理内容を指定す
るコマンドcmd3と、処理対象となるデータ列D0が格納さ
れている。
プロセッサ１は入力データメモリ９にリード信号r1を与
え、前記のコマンドcmd1、cmd2、cmd3およびデータ列D0
をメモリ９から読み出し、そのうちのコマンドcmd1で指
定された処理を前記データ列D0に対して実行する。その
処理が終ったらプロセッサ１は、残りのコマンドcmd2、
cmd3と処理済みのデータ列D1、それにEOD（エンド・オ
ブ・データ）コマンドを順番にFIFOメモリ４に入力す
る。そのとき同時に、コマンドcmd2、cmd3とEODコマン
ドには識別信号c1＝“1"を付加し、処理済みデータ列D1
には識別信号c1＝“0"を付加して、それぞれFIFOメモリ
４に入力する。なお、プロセッサ１はFIFOメモリ４に入
力を行う際に、フル信号f4によってFIFOメモリ４が満杯
か否かをチェックし、満杯であれば待ち、そうでなけれ
ばライト信号w1を発してFIFOメモリ４に入力を行う。
え、前記のコマンドcmd1、cmd2、cmd3およびデータ列D0
をメモリ９から読み出し、そのうちのコマンドcmd1で指
定された処理を前記データ列D0に対して実行する。その
処理が終ったらプロセッサ１は、残りのコマンドcmd2、
cmd3と処理済みのデータ列D1、それにEOD（エンド・オ
ブ・データ）コマンドを順番にFIFOメモリ４に入力す
る。そのとき同時に、コマンドcmd2、cmd3とEODコマン
ドには識別信号c1＝“1"を付加し、処理済みデータ列D1
には識別信号c1＝“0"を付加して、それぞれFIFOメモリ
４に入力する。なお、プロセッサ１はFIFOメモリ４に入
力を行う際に、フル信号f4によってFIFOメモリ４が満杯
か否かをチェックし、満杯であれば待ち、そうでなけれ
ばライト信号w1を発してFIFOメモリ４に入力を行う。
プロセッサ２はFIFOメモリ４のエンプティ信号e4を随時
チェックし、FIFOメモリ４が空でない場合はリード信号
r2を発してFIFOメモリ４の内容を順次読み出す。こうす
ることで、プロセッサ１がFIFOメモリ４に入力した前記
コマンドcmd2、cmd3、データ列D1、EODコマンドをプロ
セッサ２が順番に受けとる。プロセッサ２は前記の識別
信号c1（c1′）によってコマンドとデータとを識別し、
そのうちのコマンドcmd2で指定された処理を前記データ
列D1に対して実行する。その処理が終ったらプロセッサ
２は、残りのコマンドcmd3と処理済みのデータ列D2、そ
れにEODコマンドをそれぞれに識別信号c2（コマンドに
“1"、データに。“0"）を付加してFIFOメモリ５に入力
する。プロセッサ２がFIFOメモリ５に入力を行う際に、
フル信号f5によってFIFOメモリ５が満杯か否かをチェッ
クし、満杯であれば待ち、そうでなければライト信号w2
を発してFIFOメモリ５に入力を行う。
チェックし、FIFOメモリ４が空でない場合はリード信号
r2を発してFIFOメモリ４の内容を順次読み出す。こうす
ることで、プロセッサ１がFIFOメモリ４に入力した前記
コマンドcmd2、cmd3、データ列D1、EODコマンドをプロ
セッサ２が順番に受けとる。プロセッサ２は前記の識別
信号c1（c1′）によってコマンドとデータとを識別し、
そのうちのコマンドcmd2で指定された処理を前記データ
列D1に対して実行する。その処理が終ったらプロセッサ
２は、残りのコマンドcmd3と処理済みのデータ列D2、そ
れにEODコマンドをそれぞれに識別信号c2（コマンドに
“1"、データに。“0"）を付加してFIFOメモリ５に入力
する。プロセッサ２がFIFOメモリ５に入力を行う際に、
フル信号f5によってFIFOメモリ５が満杯か否かをチェッ
クし、満杯であれば待ち、そうでなければライト信号w2
を発してFIFOメモリ５に入力を行う。
プロセッサ３はFIFOメモリ５のエンプティ信号e5を随時
チェックし、FIFOメモリ５が空でない場合はリード信号
r3を発してFIFOメモリ５の内容を順次読み出す。こうす
ることで、プロセッサ２がFIFOメモリ５に入力したコマ
ンドcmd3、データ列D2、EODコマンドをプロセッサ３が
順番に受けとる。プロセッサ３は前記の識別信号c
2（c2′）によってコマンドとデータとを識別し、その
うちのコマンドcmd3で指定された処理を前記データ列D2
に対して実行し、その結果データ列D3を得る。そして、
ライト信号w3を発して出力データメモリ10に処理済みの
データ列D3を書き込む。
チェックし、FIFOメモリ５が空でない場合はリード信号
r3を発してFIFOメモリ５の内容を順次読み出す。こうす
ることで、プロセッサ２がFIFOメモリ５に入力したコマ
ンドcmd3、データ列D2、EODコマンドをプロセッサ３が
順番に受けとる。プロセッサ３は前記の識別信号c
2（c2′）によってコマンドとデータとを識別し、その
うちのコマンドcmd3で指定された処理を前記データ列D2
に対して実行し、その結果データ列D3を得る。そして、
ライト信号w3を発して出力データメモリ10に処理済みの
データ列D3を書き込む。
以上の動作を連続的、並列的に行うことでパイプライン
処理が行われる。
処理が行われる。
発明の効果 以上詳細に説明したように、プロセッサとFIFOメモリか
らなるパイプライン処理する装置において、コマンド識
別符号が付与されているデータに対してはコマンド群と
して認識し、プロセッサはこのコマンド群の中の該当す
るコマンドでデータ列を処理することで、プロセッサは
コマンドに応じた処理を行うことができ、セットされる
コマンド群を変更するだけでパイプライン処理の内容を
変えることができるため、汎用性の高い並列処理装置を
実現するという効果を得るものである。
らなるパイプライン処理する装置において、コマンド識
別符号が付与されているデータに対してはコマンド群と
して認識し、プロセッサはこのコマンド群の中の該当す
るコマンドでデータ列を処理することで、プロセッサは
コマンドに応じた処理を行うことができ、セットされる
コマンド群を変更するだけでパイプライン処理の内容を
変えることができるため、汎用性の高い並列処理装置を
実現するという効果を得るものである。
第１図は本発明の一実施例による並列処理装置のブロッ
ク図、第２図は従来の並列処理装置のブロック図、第３
図は第２図の従来装置における共有メモリのデータ配置
図である。 ６、７、８……バス、f4、f5……フル信号、e4、e5……
エンプティ信号、r1、r2、r3……リード信号、w1、w2、
w3……ライト信号、c1、c2……識別信号。
ク図、第２図は従来の並列処理装置のブロック図、第３
図は第２図の従来装置における共有メモリのデータ配置
図である。 ６、７、８……バス、f4、f5……フル信号、e4、e5……
エンプティ信号、r1、r2、r3……リード信号、w1、w2、
w3……ライト信号、c1、c2……識別信号。
Claims (1)
- 【請求項１】プロセッサをFIFOメモリを介して直列に複
数接続するパイプライン処理を行う装置において、前記
FIFOメモリと前記プロセッサとの間でデータ列、コマン
ド群の転送を行うバスと、前記プロセッサに備えられ、
下流に位置する前記FIFOメモリにコマンド識別符号を出
力する第１送出部と、前記FIFOメモリに備えられ、下流
に位置する前記プロセッサにコマンド識別符号を出力す
る第２送出部とを具備し、前記プロセッサから下流に配
置される前記FIFOメモリに前記バスを介してデータを送
出し、このデータに前記第１送出部からのコマンド識別
符号が付与されると、これを対応づけて前記FIFOメモリ
に記憶させ、このように対応づけられたFIFOメモリから
下流に配置される前記プロセッサに前記バスを介してデ
ータを送出時に、このデータに前記第２送出部からのコ
マンド識別符号が付与されると、前記プロセッサは送出
されたデータをコマンド群として認識し、前記コマンド
群内の該当するコマンドで前記バスからのデータ列を処
理し、これを順次並列に行うことを特徴とする並列処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2242141A JPH07104845B2 (ja) | 1990-09-11 | 1990-09-11 | 並列処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2242141A JPH07104845B2 (ja) | 1990-09-11 | 1990-09-11 | 並列処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04120652A JPH04120652A (ja) | 1992-04-21 |
| JPH07104845B2 true JPH07104845B2 (ja) | 1995-11-13 |
Family
ID=17084926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2242141A Expired - Fee Related JPH07104845B2 (ja) | 1990-09-11 | 1990-09-11 | 並列処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104845B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0812537B2 (ja) * | 1993-03-11 | 1996-02-07 | 日本電気株式会社 | 暗号化装置 |
| JP2000172651A (ja) * | 1998-12-03 | 2000-06-23 | Nec Corp | 非同期転送モード（ａｔｍ）セルパイプライン処理装置 |
| WO2006013839A1 (ja) * | 2004-08-04 | 2006-02-09 | Matsushita Electric Industrial Co., Ltd. | アレイ型演算装置 |
| JP4876051B2 (ja) * | 2007-10-10 | 2012-02-15 | キヤノン株式会社 | 画像処理装置及びその制御方法 |
| JP2011141791A (ja) * | 2010-01-08 | 2011-07-21 | Mitsubishi Electric Corp | 並列信号処理装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02205965A (ja) * | 1989-02-03 | 1990-08-15 | Pfu Ltd | パイプラインプロセッサシステムの構成方式 |
-
1990
- 1990-09-11 JP JP2242141A patent/JPH07104845B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04120652A (ja) | 1992-04-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |