JPH04169953A - コンピュータシステム - Google Patents
コンピュータシステムInfo
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- JPH04169953A JPH04169953A JP29545190A JP29545190A JPH04169953A JP H04169953 A JPH04169953 A JP H04169953A JP 29545190 A JP29545190 A JP 29545190A JP 29545190 A JP29545190 A JP 29545190A JP H04169953 A JPH04169953 A JP H04169953A
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- 238000012546 transfer Methods 0.000 claims abstract description 58
- 238000012545 processing Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ＤＭＡ方式によるデータ転送手段を備えたコ
ンピュータシステムに関する。
ンピュータシステムに関する。
（従来の技術）
従来、例えばパーソナルコンピュータ等のコンピュータ
システムでは、入出力装置（Ｉ１０装りに接続したＩ１
０ポートとメインメモリ間のデータ転送を高速に行なう
ために、ＤＭＡコントローラが設けられている。ＤＭＡ
コントローラは、Ｉ１０ボートからデータ転送要求かな
されると、システムの中央処理ユニット（ＣＰ Ｕ）に
動作停止（メモリアクセスの停止）を要求し、システム
バスを占有する。ＤＭＡコントローラは、占有したシス
テムバスを通じて、Ｉ１０ボートとメインメモリ間のデ
ータ転送を行なう。
システムでは、入出力装置（Ｉ１０装りに接続したＩ１
０ポートとメインメモリ間のデータ転送を高速に行なう
ために、ＤＭＡコントローラが設けられている。ＤＭＡ
コントローラは、Ｉ１０ボートからデータ転送要求かな
されると、システムの中央処理ユニット（ＣＰ Ｕ）に
動作停止（メモリアクセスの停止）を要求し、システム
バスを占有する。ＤＭＡコントローラは、占有したシス
テムバスを通じて、Ｉ１０ボートとメインメモリ間のデ
ータ転送を行なう。
Ｉ１０ポートには、入出力データを格納するバッフ７メ
モリが設けられている。Ｉ１０ポートとメインメモリ間
で転送されるデータは、バッファメモリに一時的に格納
されることになる。したがって、Ｉ１０ボートからデー
タ転送要求のタイミングは、バッファメモリに格納され
るデータ量により決定されることになる。このデータ転
送タイミングを決定するデータ量を、バッファメモリの
境界値と称する。
モリが設けられている。Ｉ１０ポートとメインメモリ間
で転送されるデータは、バッファメモリに一時的に格納
されることになる。したがって、Ｉ１０ボートからデー
タ転送要求のタイミングは、バッファメモリに格納され
るデータ量により決定されることになる。このデータ転
送タイミングを決定するデータ量を、バッファメモリの
境界値と称する。
ところで、Ｄ Ｍ Ａコントローラによるデータ転送は
、ＣＰＵの動作停止とシステムバスの占有を伴うため、
システム全体の効率に影響を与えることになる。このた
め、従来では、Ｏ８（オペレーティングシステム）等に
より、バッファメモリの境界値が適正値になるように制
御しくバッファメモリの使用効率の最適化） 、ＤＭＡ
コントローラによるデータ転送タイミングの最適化を図
ることがなされている。
、ＣＰＵの動作停止とシステムバスの占有を伴うため、
システム全体の効率に影響を与えることになる。このた
め、従来では、Ｏ８（オペレーティングシステム）等に
より、バッファメモリの境界値が適正値になるように制
御しくバッファメモリの使用効率の最適化） 、ＤＭＡ
コントローラによるデータ転送タイミングの最適化を図
ることがなされている。
（発明が解決しようとする課題）
従来では、Ｉ１０ポートのバッファメモリの境界値を適
正値に制御して、ＤＭＡコントローラによるデータ転送
タイミングの最適化を図っている。しかしながら、バッ
ファメモリの境界値を適正値に制御するには、性能評価
プログラム等によりシステムのＤＭＡ効率を調査し、こ
の調査結果に基づいて適正値を設定する処理が必要であ
る。
正値に制御して、ＤＭＡコントローラによるデータ転送
タイミングの最適化を図っている。しかしながら、バッ
ファメモリの境界値を適正値に制御するには、性能評価
プログラム等によりシステムのＤＭＡ効率を調査し、こ
の調査結果に基づいて適正値を設定する処理が必要であ
る。
このため、性能評価プログラム等のソフトウェアの処理
時間が膨大となり、システムの効率の低下を招く要因と
なる。
時間が膨大となり、システムの効率の低下を招く要因と
なる。
本発明の目的は、ＤＭＡコントローラによるデータ転送
を行なうシステムにおいて、Ｉ１０ボートのバッファメ
モリの使用効率を自動的に最適化し、ソフトウェアの負
担を軽減化すると共に、データ転送タイミングの最適化
を実現してシステムの効率の向上を図ることにある。
を行なうシステムにおいて、Ｉ１０ボートのバッファメ
モリの使用効率を自動的に最適化し、ソフトウェアの負
担を軽減化すると共に、データ転送タイミングの最適化
を実現してシステムの効率の向上を図ることにある。
［発明の構成］
（課題を解決するための手段と作用）
本発明は、システムバスを通じて、Ｉ１０ポートとメイ
ンメモリ間のデータ転送を高速に行なうＤＭＡコントロ
ーラを有するシステムにおいて、システムバスの使用状
態を監視し、予め決定されたシステムバスの最大占有率
に基づいてＩ１０ポートのバッファメモリの適正境界値
を決定するバス制御手段およびこの適正境界値に基づい
て、データ転送要求時にＩ１０ポートからＤＭＡコント
ローラに対するデータ転送要求信号の転送を制御するリ
クエスト制御手段とを有する。
ンメモリ間のデータ転送を高速に行なうＤＭＡコントロ
ーラを有するシステムにおいて、システムバスの使用状
態を監視し、予め決定されたシステムバスの最大占有率
に基づいてＩ１０ポートのバッファメモリの適正境界値
を決定するバス制御手段およびこの適正境界値に基づい
て、データ転送要求時にＩ１０ポートからＤＭＡコント
ローラに対するデータ転送要求信号の転送を制御するリ
クエスト制御手段とを有する。
このような構成により、バッファメモリの適正境界値を
決定して、この適正境界値に基づいてＤＭＡコントロー
ラに対するデータ転送要求信号の転送を制御し、データ
転送タイミングの最適化を自動的に図ることが可能とな
る。
決定して、この適正境界値に基づいてＤＭＡコントロー
ラに対するデータ転送要求信号の転送を制御し、データ
転送タイミングの最適化を自動的に図ることが可能とな
る。
（実施例）
以下図面を参照して本発明の第１の実施例を説明する。
第１図は同実施例に係わるコンピュータシステムの構成
を示すブロック図である。本システムは、ＣＰＵ１０、
メインメモリ１１、Ｉ１０ポート１２及びＤＭＡコント
ローラ１３がシステムバス１４により接続されて構成さ
れている。ＣＰＵｌ０は、メインメモリ１１に格納され
たプログラム及びデータに基づいて、システム全体の制
御及び各種データ処理を実行する。Ｉ１０ポート１２は
、例えばプリンタまたは外部記憶装置等のＩ１０装置１
５に接続して、インターフェースを構成している。Ｉ１
０ボート１２は、システムバス１４を通じて転送するデ
ータを一時的に格納するバッファメモリ１６を備えてい
る。
を示すブロック図である。本システムは、ＣＰＵ１０、
メインメモリ１１、Ｉ１０ポート１２及びＤＭＡコント
ローラ１３がシステムバス１４により接続されて構成さ
れている。ＣＰＵｌ０は、メインメモリ１１に格納され
たプログラム及びデータに基づいて、システム全体の制
御及び各種データ処理を実行する。Ｉ１０ポート１２は
、例えばプリンタまたは外部記憶装置等のＩ１０装置１
５に接続して、インターフェースを構成している。Ｉ１
０ボート１２は、システムバス１４を通じて転送するデ
ータを一時的に格納するバッファメモリ１６を備えてい
る。
ＤＭＡコントローラ１３は、ダイレクト・メモリ・アク
セス制御を実行し、システムバス１４を通じてＩ１０ポ
ート１２とメインメモリ１１間のデータ転送を実行する
。
セス制御を実行し、システムバス１４を通じてＩ１０ポ
ート１２とメインメモリ１１間のデータ転送を実行する
。
さらに、本発明では、データ転送制御を実行するための
マイクロコントローラ２０及びリクエスト制御回路２１
が設けられている。マイクロコントローラ２０は専用プ
ロセッサであり、第２図に示すように、本体であるＣＰ
Ｕ２２、データ転送制御を実行するためのプログラムを
格納したＲＯＭ２３及びＣＰＵ２２のデータ処理に必要
な各種データを格納するためのＲＡＭ２４を有する。マ
イクロコントローラ２０は、予めＲＯＭ２３に格納され
たプログラムにより、システム全体エ４の単位時間当た
りの使用頻度を測定し、ＤＭＡコントローラ１３による
システムバス１４の占有率を算出する。一方、リクエス
ト制御回路２１は、マイクロコントローラ２０の制御に
より、Ｉ１０ポート１２からのデータ転送要求に応じた
データ転送要求信号ＤＲの出力を制御する回路である。
マイクロコントローラ２０及びリクエスト制御回路２１
が設けられている。マイクロコントローラ２０は専用プ
ロセッサであり、第２図に示すように、本体であるＣＰ
Ｕ２２、データ転送制御を実行するためのプログラムを
格納したＲＯＭ２３及びＣＰＵ２２のデータ処理に必要
な各種データを格納するためのＲＡＭ２４を有する。マ
イクロコントローラ２０は、予めＲＯＭ２３に格納され
たプログラムにより、システム全体エ４の単位時間当た
りの使用頻度を測定し、ＤＭＡコントローラ１３による
システムバス１４の占有率を算出する。一方、リクエス
ト制御回路２１は、マイクロコントローラ２０の制御に
より、Ｉ１０ポート１２からのデータ転送要求に応じた
データ転送要求信号ＤＲの出力を制御する回路である。
リクエスト制御回路２１は、第３図に示すように、比較
回路３０、レジスタ３１及び減算回路３２を有する。
回路３０、レジスタ３１及び減算回路３２を有する。
レジスタ３１は、マイクロコントローラ２０により算出
されたバッファメモリ１Ｂの境界値データを格納する。
されたバッファメモリ１Ｂの境界値データを格納する。
減算回路３２は、バッファメモリ１Ｂに格納されている
データ量を指示する値を出力する。具体的には、減算回
路３２は、Ｉ１０ボート１２に設けられた入力ポインタ
３３の値と出力ポインタ３４の値との誤差を算出する。
データ量を指示する値を出力する。具体的には、減算回
路３２は、Ｉ１０ボート１２に設けられた入力ポインタ
３３の値と出力ポインタ３４の値との誤差を算出する。
リクエスト制御回路２１は、比較回路３０の比較結果に
応じて、ＤＭＡコントローラ１３に対してデータ転送要
求信号ＤＲの出力を制御する出力制御回路３５を備えて
いる。
応じて、ＤＭＡコントローラ１３に対してデータ転送要
求信号ＤＲの出力を制御する出力制御回路３５を備えて
いる。
次に、同実施例の動作を第３図及び第４図を参照して説
明する。
明する。
ＣＰＵｌ０は、メインメモリ１１に格納されたプログラ
ムに基づいて、各種データ処理を実行する。
ムに基づいて、各種データ処理を実行する。
ＣＰＵｌ０は、データ処理に必要な入力データをメイン
メモリ１１から読出し、また処理後の出力データをメイ
ンメモリ１１に格納する。この入出力データは、システ
ムバス１４を通じてメインメモリ１１とＩ１０ポート１
２間を転送される。このとき、ＤＭＡコントローラ１３
は、ＣＰＵｌ０からシステムバス１４の優先権を確保し
、メインメモリ１１と１１０ポ一ト１２間の直接データ
転送を制御する。
メモリ１１から読出し、また処理後の出力データをメイ
ンメモリ１１に格納する。この入出力データは、システ
ムバス１４を通じてメインメモリ１１とＩ１０ポート１
２間を転送される。このとき、ＤＭＡコントローラ１３
は、ＣＰＵｌ０からシステムバス１４の優先権を確保し
、メインメモリ１１と１１０ポ一ト１２間の直接データ
転送を制御する。
いま仮に、Ｉ１０ポート１２からメインメモリ１１に対
して、データを転送する場合を想定する。まず、Ｉ１０
ポート１２からＤＭＡコントローラ１３に対して、デー
タ転送要求信号ＤＲが出力されることになる（第４図の
ステップＳｌ）。ここで、マイクロコントローラ２０は
、予めＲＯＭ２３に格納されたプログラムにより、シス
テムバス１４の単位時間当たりの使用頻度を測定し、Ｄ
ＭＡコントローラ１３によるシステムバス１４の占有率
を算出する（ステップＳ２）。この算出結果に基づいて
、マイクロコントローラ２０は、Ｉ１０ボート１２のバ
ッファメモリ１６の適正境界値を決定する。この適正境
界値は、バッファメモリ１Ｂが格納するデータ量に相当
する値である。言換えれば、Ｉ１０ポート１２からメイ
ンメモリ１１にデータが転送されるときに、データは一
旦バッファメモリ１Ｂに格納される。
して、データを転送する場合を想定する。まず、Ｉ１０
ポート１２からＤＭＡコントローラ１３に対して、デー
タ転送要求信号ＤＲが出力されることになる（第４図の
ステップＳｌ）。ここで、マイクロコントローラ２０は
、予めＲＯＭ２３に格納されたプログラムにより、シス
テムバス１４の単位時間当たりの使用頻度を測定し、Ｄ
ＭＡコントローラ１３によるシステムバス１４の占有率
を算出する（ステップＳ２）。この算出結果に基づいて
、マイクロコントローラ２０は、Ｉ１０ボート１２のバ
ッファメモリ１６の適正境界値を決定する。この適正境
界値は、バッファメモリ１Ｂが格納するデータ量に相当
する値である。言換えれば、Ｉ１０ポート１２からメイ
ンメモリ１１にデータが転送されるときに、データは一
旦バッファメモリ１Ｂに格納される。
このとき格納されるデータ量が適正境界値である。
マイクロコントローラ２０は、決定した適正境界値に対
応する境界値データをレジスタ３１にセットする（ステ
ップＳ３）。一方、Ｉ１０ポー）１２では、Ｉ１０装置
１５から入力されるデータは、−旦バッフ７メモリ１６
に格納される。このとき、入力データは、入力ポインタ
３３により指示されるアドレスに格納される。また、Ｉ
１０ポート１２からメインメモリ１１に転送される出力
データは、出力ポインタ３４により指示されるバッファ
メモリ１６のアドレスから出力される。したがって、入
力ポインタ３３の値と出力ポインタ３４の値との誤差が
、ｌく・ソファメモリ１６に格納されているデータ量に
相当する値となる。減算回路３２は、その誤差を算出し
て（ステップＳ４）、比較回路３０に出力する。
応する境界値データをレジスタ３１にセットする（ステ
ップＳ３）。一方、Ｉ１０ポー）１２では、Ｉ１０装置
１５から入力されるデータは、−旦バッフ７メモリ１６
に格納される。このとき、入力データは、入力ポインタ
３３により指示されるアドレスに格納される。また、Ｉ
１０ポート１２からメインメモリ１１に転送される出力
データは、出力ポインタ３４により指示されるバッファ
メモリ１６のアドレスから出力される。したがって、入
力ポインタ３３の値と出力ポインタ３４の値との誤差が
、ｌく・ソファメモリ１６に格納されているデータ量に
相当する値となる。減算回路３２は、その誤差を算出し
て（ステップＳ４）、比較回路３０に出力する。
比較回路３０は、減算回路３２からの誤差値とレジスタ
にセットされた適正境界値とを比較し、比較結果が一致
の場合に有意信号を出力制御回路３５に出力する（ステ
ップＳ５のＹＥ’Ｓ）。出力制御回路３５は、比較回路
３０からの有意信号によりデータ転送要求信号ＤＲをＤ
ＭＡコントローラ１３に出力する（ステップＳ６）。Ｄ
ＭＡコントローラ１３は、データ転送要求信号ＤＲを受
信すると、システムバス１４を占有し、Ｉ１０ポート１
２からメインメモリ１１に対して、データを転送する。
にセットされた適正境界値とを比較し、比較結果が一致
の場合に有意信号を出力制御回路３５に出力する（ステ
ップＳ５のＹＥ’Ｓ）。出力制御回路３５は、比較回路
３０からの有意信号によりデータ転送要求信号ＤＲをＤ
ＭＡコントローラ１３に出力する（ステップＳ６）。Ｄ
ＭＡコントローラ１３は、データ転送要求信号ＤＲを受
信すると、システムバス１４を占有し、Ｉ１０ポート１
２からメインメモリ１１に対して、データを転送する。
このとき、第３図に示すように、出力ポインタ３４によ
り指示されたアドレスのデータがバッファメモリ１６か
ら読出されて、メインメモリ１１に転送される。出力ポ
インタ３４は、次のアドレスを指示する値に更新される
。
り指示されたアドレスのデータがバッファメモリ１６か
ら読出されて、メインメモリ１１に転送される。出力ポ
インタ３４は、次のアドレスを指示する値に更新される
。
一方、比較回路３０の比較結果か不一致の場合には（ス
テップＳ５のＮＯ）、出力制御回路３５はデータ転送要
求信号ＤＲの出力を停止している状態を維持する（ステ
ップＳ８）。したがって、ＤＭＡコントローラ１３は、
データ転送を実行しない。このとき、Ｉ１０ポート１２
のバッファメモリ１６には、Ｉ１０装置１５から入力さ
れるデータが格納される。データの格納に伴って、入力
ポインタ３３の値か更新されることになる。
テップＳ５のＮＯ）、出力制御回路３５はデータ転送要
求信号ＤＲの出力を停止している状態を維持する（ステ
ップＳ８）。したがって、ＤＭＡコントローラ１３は、
データ転送を実行しない。このとき、Ｉ１０ポート１２
のバッファメモリ１６には、Ｉ１０装置１５から入力さ
れるデータが格納される。データの格納に伴って、入力
ポインタ３３の値か更新されることになる。
このようにして、データ転送要求信号ＤＲにより、ＤＭ
Ａコントローラ１３がシステムｌくス１４ヲ占有して、
メインメモリ１１とＩ１０ボート１２間のデータ転送を
行なう場合に、Ｉ１０ポート１２の／く・ソファメモリ
１６の適正境界値に基づいて、データ転送の実行を制御
する。即ち、バッファメモリ１６に格納するデータ量に
より、ＤＭＡコントローラ１３によるデータ転送タイミ
ングを制御する。したがって、メインメモリ１１とＩ１
０ボート１２間のデータ転送要求が発生した場合に、シ
ステムの処理効率が最大となるようなデータ転送タイミ
ングの最適化を自動的に図ることが可能となる。
Ａコントローラ１３がシステムｌくス１４ヲ占有して、
メインメモリ１１とＩ１０ボート１２間のデータ転送を
行なう場合に、Ｉ１０ポート１２の／く・ソファメモリ
１６の適正境界値に基づいて、データ転送の実行を制御
する。即ち、バッファメモリ１６に格納するデータ量に
より、ＤＭＡコントローラ１３によるデータ転送タイミ
ングを制御する。したがって、メインメモリ１１とＩ１
０ボート１２間のデータ転送要求が発生した場合に、シ
ステムの処理効率が最大となるようなデータ転送タイミ
ングの最適化を自動的に図ることが可能となる。
第５図は、本発明の第２の実施例を説明するための図で
ある。第２の実施例では、リクエスト制御回路２１は、
カウンタ等からなる遅延回路５０を有する。遅延回路５
０は、マイクロコントローラ２０によりプリセットされ
る遅延時間データにより、Ｉ１０ポート１２から出力さ
れるデータ転送要求信号ＤＲを、所定時間後に遅延させ
てＤＭＡコントローラ１３に出力する。マイクロコント
ローラ２０は、前記のように、Ｉ１０ボート１２のバッ
ファメモリ１６の適正境界値を決定し、この適正境界値
に対応する遅延時間データを算出する。これにより、Ｉ
１０ボート１２からデータ転送要求信号ＤＲが出力され
たときに、適正境界値に相当する時間だけ遅延して、Ｄ
ＭＡコントローラ１３に出力する。
ある。第２の実施例では、リクエスト制御回路２１は、
カウンタ等からなる遅延回路５０を有する。遅延回路５
０は、マイクロコントローラ２０によりプリセットされ
る遅延時間データにより、Ｉ１０ポート１２から出力さ
れるデータ転送要求信号ＤＲを、所定時間後に遅延させ
てＤＭＡコントローラ１３に出力する。マイクロコント
ローラ２０は、前記のように、Ｉ１０ボート１２のバッ
ファメモリ１６の適正境界値を決定し、この適正境界値
に対応する遅延時間データを算出する。これにより、Ｉ
１０ボート１２からデータ転送要求信号ＤＲが出力され
たときに、適正境界値に相当する時間だけ遅延して、Ｄ
ＭＡコントローラ１３に出力する。
即ち、第２の実施例では、Ｉ１０ボート１２からデータ
転送要求信号ＤＲが出力されても、ＤＭＡコントローラ
１３は直ちにデータ転送を実行しないで、所定時間後に
実行する。したがって、その遅延時間に、Ｉ１０ポート
１２のバッファメモリ１６には、Ｉ１０装置１５から入
力されるデータが格納されている。そして遅延時間の経
過後に、ＤＭＡコントローラ１３は、Ｉ１０ボート１２
からデータ転送要求信号ＤＲを受信するため、バッファ
メモリ１６からデータを読出してメインメモリ１１に転
送する動作を実行する。
転送要求信号ＤＲが出力されても、ＤＭＡコントローラ
１３は直ちにデータ転送を実行しないで、所定時間後に
実行する。したがって、その遅延時間に、Ｉ１０ポート
１２のバッファメモリ１６には、Ｉ１０装置１５から入
力されるデータが格納されている。そして遅延時間の経
過後に、ＤＭＡコントローラ１３は、Ｉ１０ボート１２
からデータ転送要求信号ＤＲを受信するため、バッファ
メモリ１６からデータを読出してメインメモリ１１に転
送する動作を実行する。
なお、第２の実施例の場合でも、リクエスト制御回路２
１以外の他の回路は、第１図に示すものと同様であり、
第１の実施例と同様の効果を得ることができる。
１以外の他の回路は、第１図に示すものと同様であり、
第１の実施例と同様の効果を得ることができる。
［発明の効果］
以上詳述したように本発明によれば、ＤＭＡコントロー
ラによるデータ転送を行なうシステムにおいて、システ
ムバスの使用頻度に基づいてＩ１０ポートのバッファメ
モリの適正境界値（使用効率）用効率を自動的に最適化
することができる。
ラによるデータ転送を行なうシステムにおいて、システ
ムバスの使用頻度に基づいてＩ１０ポートのバッファメ
モリの適正境界値（使用効率）用効率を自動的に最適化
することができる。
したがって、従来におけるソフトウェアの負担を軽減化
し、ＤＭＡコントローラによるデータ転送タイミングの
最適化を効率的に実現することができる。これにより、
結果的にシステムの効率の向上を図ることができる。
し、ＤＭＡコントローラによるデータ転送タイミングの
最適化を効率的に実現することができる。これにより、
結果的にシステムの効率の向上を図ることができる。
第１図は本発明の第１の実施例に係わるコンピュータシ
ステムの構成を説明するためのブロック図、第２図は同
実施例に係わるマイクロコントローラの構成を説明する
ためのブロック図、第３図は同実施例に係わるリクエス
ト制御回路の構成を説明するためのブロック図、第４図
は同実施例の動作を説明するためのフローチャート、第
５図は本発明の第２の実施例に係わるリクエスト制御回
路の構成を説明するためのブロック図である。 １１・・・メインメモリ、１２・・・Ｉ１０ポート、１
３・・・ＤＭＡコントローラ、１４・・・システムバス
、１６・・・バッファメモリ、２０・・・マイクロコン
トローラ、２１・・・リクエスト制御回路。 出願人代理人 弁理士 鈴江武彦 第４図
ステムの構成を説明するためのブロック図、第２図は同
実施例に係わるマイクロコントローラの構成を説明する
ためのブロック図、第３図は同実施例に係わるリクエス
ト制御回路の構成を説明するためのブロック図、第４図
は同実施例の動作を説明するためのフローチャート、第
５図は本発明の第２の実施例に係わるリクエスト制御回
路の構成を説明するためのブロック図である。 １１・・・メインメモリ、１２・・・Ｉ１０ポート、１
３・・・ＤＭＡコントローラ、１４・・・システムバス
、１６・・・バッファメモリ、２０・・・マイクロコン
トローラ、２１・・・リクエスト制御回路。 出願人代理人 弁理士 鈴江武彦 第４図
Claims (3)
- （１）システムバスを通じて、データバッファ手段を有
する入出力手段とメインメモリ間のデータ転送を高速に
行なうダイレクト・メモリ・アクセス手段を有するコン
ピュータシステムにおいて、前記システムバスの使用状
態を監視し、予め決定された前記システムバスの最大占
有率に基づいて前記入出力手段の前記データバッファ手
段の適正境界値を決定するバス制御手段と、 前記適正境界値に基づいて、データ転送要求時に前記入
出力手段から前記ダイレクト・メモリ・アクセス手段に
対するデータ転送要求信号の転送を制御するリクエスト
制御手段とを具備したことを特徴とするコンピュータシ
ステム。 - （２）システムバスを通じて、データバッファ手段を有
する入出力手段とメインメモリ間のデータ転送を高速に
行なうダイレクト・メモリ・アクセス手段を有するコン
ピュータシステムにおいて、前記システムバスの使用状
態を監視し、予め決定された前記システムバスの最大占
有率に基づいて前記入出力手段の前記データバッファ手
段の適正境界値を決定するバス制御手段と、 前記適正境界値に基づいて、前記データバッファ手段の
適正データ量を設定する設定手段を有し、前記データバ
ッファ手段のデータ入出力に応じた格納データ量と前記
適正データ量とを比較し、この比較結果に基づいて前記
入出力手段から前記ダイレクト・メモリ・アクセスに対
するデータ転送要求信号の転送を制御するリクエスト制
御手段とを具備したことを特徴とするコンピュータシス
テム。 - （３）システムバスを通じて、データバッファ手段を有
する入出力手段とメインメモリ間のデータ転送を高速に
行なうダイレクト・メモリ・アクセス手段を有するコン
ピュータシステムにおいて、前記システムバスの使用状
態を監視し、予め決定された前記システムバスの最大占
有率に基づいて前記入出力手段の前記データバッファ手
段の適正境界値を決定するバス制御手段と、 前記適正境界値に基づいて、データ転送要求時に前記入
出力手段から前記ダイレクト・メモリ・アクセス手段に
対するデータ転送要求信号の転送を遅延するリクエスト
制御手段とを具備したことを特徴とするコンピュータシ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29545190A JPH04169953A (ja) | 1990-11-02 | 1990-11-02 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29545190A JPH04169953A (ja) | 1990-11-02 | 1990-11-02 | コンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04169953A true JPH04169953A (ja) | 1992-06-17 |
Family
ID=17820760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29545190A Pending JPH04169953A (ja) | 1990-11-02 | 1990-11-02 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04169953A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6119176A (en) * | 1997-08-05 | 2000-09-12 | Ricoh Company, Ltd. | Data transfer control system determining a start of a direct memory access (DMA) using rates of a common bus allocated currently and newly requested |
-
1990
- 1990-11-02 JP JP29545190A patent/JPH04169953A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6119176A (en) * | 1997-08-05 | 2000-09-12 | Ricoh Company, Ltd. | Data transfer control system determining a start of a direct memory access (DMA) using rates of a common bus allocated currently and newly requested |
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