JPS63231668A - 割込みキユ−制御方式 - Google Patents
割込みキユ−制御方式Info
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- JPS63231668A JPS63231668A JP6610187A JP6610187A JPS63231668A JP S63231668 A JPS63231668 A JP S63231668A JP 6610187 A JP6610187 A JP 6610187A JP 6610187 A JP6610187 A JP 6610187A JP S63231668 A JPS63231668 A JP S63231668A
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- 230000010365 information processing Effects 0.000 description 5
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- 238000000034 method Methods 0.000 description 3
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- 244000025254 Cannabis sativa Species 0.000 description 1
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、情報処理装置システムを構成する複数の処理
装置間で処理要求及び処理結果を伝達するための割込の
み制御方式において１割込み受付た けの保留による処理能力の低下を防止する勺めに処理装
置間で共有する記憶装置上に処理装置ごとに自処理装置
宛の複数の割込み情報を格納可能なキュー（待ち行列）
をもうけることにより、複数の割込み情報をキューイン
グ可能としたものである。
装置間で処理要求及び処理結果を伝達するための割込の
み制御方式において１割込み受付た けの保留による処理能力の低下を防止する勺めに処理装
置間で共有する記憶装置上に処理装置ごとに自処理装置
宛の複数の割込み情報を格納可能なキュー（待ち行列）
をもうけることにより、複数の割込み情報をキューイン
グ可能としたものである。
本発明は、情報処理システムを構成する複数の処理装置
間で処理要求及び処理結果等の情報を伝達するための割
込み制御方式に関する。
間で処理要求及び処理結果等の情報を伝達するための割
込み制御方式に関する。
ここで、処理装置としては、ユーザプログラムを実行す
る中央処理装置（ＣＰＵ）及び、ＣＰＵの指示でＣＰＵ
が準備した入出力制御情報に従って入出力動作を実行し
結果をＣＰＵに報告する入出力処理装置（ＩＯＰ）等を
含む。また２割込みとしては、ＣＰＵの入出力命令の実
行によるＣＰＵからＩＯＰへの入出力動作実行指示及び
入出力動作終了時のＩＯＰからＣＰＵへの入出力動作終
了報告を含む。
る中央処理装置（ＣＰＵ）及び、ＣＰＵの指示でＣＰＵ
が準備した入出力制御情報に従って入出力動作を実行し
結果をＣＰＵに報告する入出力処理装置（ＩＯＰ）等を
含む。また２割込みとしては、ＣＰＵの入出力命令の実
行によるＣＰＵからＩＯＰへの入出力動作実行指示及び
入出力動作終了時のＩＯＰからＣＰＵへの入出力動作終
了報告を含む。
従来の情報処理装置の構成例を第８図に示す。
図中、ＭＥＭは記憶装置、ＣＰＵは中央処理装置。
１０Ｐは入出力処理装置、ＩＯＤは入出力装置である。
ＣＰＵがあるＩＯＤに対する入出力動作を実行する場合
の動作は以下のようになる。
の動作は以下のようになる。
■ ＣＰＵは入出力制御情報をＭＥＭ上の特定番地に格
納する。
納する。
入出力制御情報には、ＩＯＤのアドレス、入出力動作の
種別、データ転送を行う場合の転送バイト数、ＭＥＭ上
のデータ転送アドレス等の情報が含まれている。
種別、データ転送を行う場合の転送バイト数、ＭＥＭ上
のデータ転送アドレス等の情報が含まれている。
■ ＣＰＵは入出力動作要求信号ｌ０ＲＱをオンにして
ＩＯＰに対して入出力動作の実行を要求すセ企壬５゜ ■ ＩＯＰは入出力動作要求を受付は可能な時点で。Ｍ
ＥＭから入出力制御情報を読み出し、入出力動作要求受
付は信号！ＯＡをオンにしてＣＰＵへ入出力動作要求を
受け付けたことを通知する。
ＩＯＰに対して入出力動作の実行を要求すセ企壬５゜ ■ ＩＯＰは入出力動作要求を受付は可能な時点で。Ｍ
ＥＭから入出力制御情報を読み出し、入出力動作要求受
付は信号！ＯＡをオンにしてＣＰＵへ入出力動作要求を
受け付けたことを通知する。
■ ＩＯＰは入出力制御情報で指定されたＩＯＤとの入
出力動作を開始し、ＭＥＭとＩＯＤとの間でデータ転送
を行う。
出力動作を開始し、ＭＥＭとＩＯＤとの間でデータ転送
を行う。
■ 入出力動作が終了すると、ＩＯＰは割込み要求信号
ＩＮＴＲＱをオンにしてＣＰＵに割込みを要求する。
ＩＮＴＲＱをオンにしてＣＰＵに割込みを要求する。
■ ＣＰＵは割込みを受付は可能な時点で割込み受付は
信号Ｉ ＮＴＡをオンにして割込み受付けを通知する。
信号Ｉ ＮＴＡをオンにして割込み受付けを通知する。
■ ＩＯＰは割込み情報をＭＥＭの特定番地に格納して
Ｉ ＮＴＱ信号をオフにする。割込み情報には、入出力
動作を実行したＩＯＤのアドレス、入出力動作の完了結
果を示す情報、データ転送バイト数及びＭＥＭ上のデー
タ伝送アドレス等の情報が含まれている。
Ｉ ＮＴＱ信号をオフにする。割込み情報には、入出力
動作を実行したＩＯＤのアドレス、入出力動作の完了結
果を示す情報、データ転送バイト数及びＭＥＭ上のデー
タ伝送アドレス等の情報が含まれている。
■ ＣＰＵはＭＥＭから割込み情報を読み出して。
入出力動作の完了結果を知る。
〔発明が解決しようとする問題点３
以上のような構成の従来例では、以下に示す２つの問題
点がある。第一にＣＰＵが入出力動作の実行を要求して
もＩＯＰ側の処理の都合上直ちに要求が受け付けられず
、その間ＣＰＵは命令実行を停止してしまうために発生
する性能低下である。
点がある。第一にＣＰＵが入出力動作の実行を要求して
もＩＯＰ側の処理の都合上直ちに要求が受け付けられず
、その間ＣＰＵは命令実行を停止してしまうために発生
する性能低下である。
第二に、ＩＯＰが割込みを要求しても、ＣＰＵ側の処理
の都合上直ちに割込みが受け付けられず。
の都合上直ちに割込みが受け付けられず。
その間ＩＯＰは停止してしまい、他のＩＯＤに対する処
理ができなくなることによる性能低下である。このよう
な問題点を改善するための従来技術として、ＩＯＰ、Ｃ
ＰＵ又はその両方に複数の入出力制御情報及び割込み情
報を保持可能なキュー（待ち行列）を設け、このキュー
が満杯になるまでは入出力動作受付は待ち及び割込み受
付は待ちによるＣＰＵ及びＴＯＰの動作停止が発生しな
いようにし、性能低下を防止する方法がすでに考案され
ている。しかし２木刀式はキューを実現するため゛の記
憶回路及びその制御回路をＩＯＰ及びＣＰＵに追加する
必要があり、ハードウェア量及びコストの増大を招くと
いう問題があった。
理ができなくなることによる性能低下である。このよう
な問題点を改善するための従来技術として、ＩＯＰ、Ｃ
ＰＵ又はその両方に複数の入出力制御情報及び割込み情
報を保持可能なキュー（待ち行列）を設け、このキュー
が満杯になるまでは入出力動作受付は待ち及び割込み受
付は待ちによるＣＰＵ及びＴＯＰの動作停止が発生しな
いようにし、性能低下を防止する方法がすでに考案され
ている。しかし２木刀式はキューを実現するため゛の記
憶回路及びその制御回路をＩＯＰ及びＣＰＵに追加する
必要があり、ハードウェア量及びコストの増大を招くと
いう問題があった。
第１図は本発明の原理ブロック図であり２図中。
１は記憶装置、２．３は処理装置、４は割込み制御部、
５−１．５−２は割込み情報脩納アドレス。
５−１．５−２は割込み情報脩納アドレス。
６−１．６−２は割込み読出しアドレス、７．８は割込
み情報キュー領域である。
み情報キュー領域である。
一方の割込み情報キュー領域７は処理装置２に対する割
込み情報を保持するものであり２割込み情報格納アドレ
ス５−１２割込み情報読出しアドレス６−１は該キュー
領域７へのアクセス時に使用されるアドレスである。ま
た、他方の割込み情報キュー領域８は処理装置３に対す
る割込み情報を保持するものであり１割込み情報格納ア
ドレスる。
込み情報を保持するものであり２割込み情報格納アドレ
ス５−１２割込み情報読出しアドレス６−１は該キュー
領域７へのアクセス時に使用されるアドレスである。ま
た、他方の割込み情報キュー領域８は処理装置３に対す
る割込み情報を保持するものであり１割込み情報格納ア
ドレスる。
一方の処理装置２が他方の処理装置３に割込みを行う場
合には９割込み制御部４は一方の処理装置２が出力する
割込み情報を他方の処理装置３の割込み情報格納アドレ
ス５−２で指定される割込み情報キュー領域８内の番地
に格納した後当該別込み情報格納アドレス５−２を更新
し。
合には９割込み制御部４は一方の処理装置２が出力する
割込み情報を他方の処理装置３の割込み情報格納アドレ
ス５−２で指定される割込み情報キュー領域８内の番地
に格納した後当該別込み情報格納アドレス５−２を更新
し。
他方の処理装置３の割込み情報キュー領域８に末読出し
の割込み情報が１個以上格納されていれば他方の処理装
置３に対して割込み要求を送出する。
の割込み情報が１個以上格納されていれば他方の処理装
置３に対して割込み要求を送出する。
さらに割込み制御部４は他方の処理装置３が割込み要求
を受付けたとき１割込み情報読出しアドレス６−２で指
定される割込み情報キュー領域８の番地から割込み情報
を読み出した後、当該割込み情報読出しアドレス６−２
を更新する。
を受付けたとき１割込み情報読出しアドレス６−２で指
定される割込み情報キュー領域８の番地から割込み情報
を読み出した後、当該割込み情報読出しアドレス６−２
を更新する。
割込み情報キュー領域は、処理装置対応に設けられてい
るので処理要求および処理結果の伝達は円滑に実行され
、従来技術に見られた性能低下を防止することができる
。
るので処理要求および処理結果の伝達は円滑に実行され
、従来技術に見られた性能低下を防止することができる
。
〔実施例）
第２図は本発明の一実施例の情報処理装置のブロック図
である。
である。
図中、ＩＮＴＣは割込み情報制御部、ｌ０ＴＦはＣＰＵ
からＩＮＴＣへの入出力制御情報転送タイミング信号線
、ＩＮＴＴＦはＩＯＰからＩＮＴＣへの割込み情報転送
タイミング信号線、その他は第８図図示の従来例と同じ
である。
からＩＮＴＣへの入出力制御情報転送タイミング信号線
、ＩＮＴＴＦはＩＯＰからＩＮＴＣへの割込み情報転送
タイミング信号線、その他は第８図図示の従来例と同じ
である。
また１割込み制御部ＩＮＴＣの内部構成を第３図に示す
。
。
第３図において、ＷＡＯは割込み情報格納アドレスレジ
スタ、ＲＡＯは割込み情報読出しアドレスレジスタ、Ｗ
ＡＩは入出力制御情報格納アドレスレジスタ、ＲＡＩは
入出力制御読出しアドレスレジスタ、ＣＭＰは比較器、
＋１は１加算回路。
スタ、ＲＡＯは割込み情報読出しアドレスレジスタ、Ｗ
ＡＩは入出力制御情報格納アドレスレジスタ、ＲＡＩは
入出力制御読出しアドレスレジスタ、ＣＭＰは比較器、
＋１は１加算回路。
ＳＥＬは選択回路である。
実施例の動作は以下の通りである。
ＣＰＵは入出力動作の実行が必要となると、入出力制御
情報を作成してＭＥＭバスを経由して当該情報を書込み
データとしてＭＥＭに転送すると同時に、この転送期間
中は入出力制御情報転送タイミング信号１０７Ｆをオン
にする。ｌ０ＴＦがオンの期間中は、ＩＮＴＣは入出力
制御情報格納アドレス（ＷＡＩの値）をＭＥＭ書込みア
ドレスとしてＭＥＭに供給する。これにより、ＷＡＩの
値で指定されるＭＥＭの番地にＣＰＵからの入出力制御
情報が格納される。転送が終了し、ｌ０ＴＦがオフとな
ると、ＩＮＴＣは入出力制御情報格納アドレス（ＷＡＩ
Ｏ値）を＋１する。ただし。
情報を作成してＭＥＭバスを経由して当該情報を書込み
データとしてＭＥＭに転送すると同時に、この転送期間
中は入出力制御情報転送タイミング信号１０７Ｆをオン
にする。ｌ０ＴＦがオンの期間中は、ＩＮＴＣは入出力
制御情報格納アドレス（ＷＡＩの値）をＭＥＭ書込みア
ドレスとしてＭＥＭに供給する。これにより、ＷＡＩの
値で指定されるＭＥＭの番地にＣＰＵからの入出力制御
情報が格納される。転送が終了し、ｌ０ＴＦがオフとな
ると、ＩＮＴＣは入出力制御情報格納アドレス（ＷＡＩ
Ｏ値）を＋１する。ただし。
入出力制御情報は１語長とする。さらに、ＩＯＰに対す
る入出力制御情報をＭＥＭに格納したので。
る入出力制御情報をＭＥＭに格納したので。
ＩＮＴＣはｌ０ＲＱ信号をオンにして、ＩＯＰに入出力
動作の実行を要求する。
動作の実行を要求する。
ＩＯＰは入出力動作要求受付は可能状態ではただちにこ
の要求を受付け、ＩＯＡ信号をオンにし。
の要求を受付け、ＩＯＡ信号をオンにし。
ＭＥＭに格納されている入出力制御情報をＭＥＭバス経
由で読み出した後、入出力動作を開始する。
由で読み出した後、入出力動作を開始する。
ＩＮＴＣはＩＯＡ信号がオンになると、保持している入
出力制御情報読出しアドレス（ＲＡＩＯ値）をＭＥＭ読
出しアドレスとしてＭＥＭに供給する。
出力制御情報読出しアドレス（ＲＡＩＯ値）をＭＥＭ読
出しアドレスとしてＭＥＭに供給する。
入出力制御情報の読出しが終了し、ＩＯＡ信号がオフに
なると、ＩＮＴＣは入出力制御情報読出しアドレス（Ｒ
ＡＩの値）を＋１する。この結果。
なると、ＩＮＴＣは入出力制御情報読出しアドレス（Ｒ
ＡＩの値）を＋１する。この結果。
入出力制御情報格納アドレス（ＷＡＩＯ値）と入出力制
御情報読出しアドレス（ＲＡＩＯ値）が一致すれば、ｒ
ＯＰに対する入出力制御情報はすベチャートを第４図に
示す。） １０Ｐが入出力動作要求受付は可能状態でなければ、入
出力動作要求の受付けは保留される。この間に、ＣＰＵ
は命令実行を継続し、他の１００に対する入出力動作要
求を検出すると、新たに入出力制御情報を作成し、ＭＥ
Ｍに転送すると同時にｌ０ＴＦ信号をオンにする。この
結果、ＩＮＴＣが保持している入出力制御情報格納アド
レス（ＷＡＩの値）は更に＋１され、入出力制御情報報
格納アドレス（ＷＡｌの値）と入出力制御情報読出しア
ドレス（ＲＡＩＯ値）の差は２となり。
御情報読出しアドレス（ＲＡＩＯ値）が一致すれば、ｒ
ＯＰに対する入出力制御情報はすベチャートを第４図に
示す。） １０Ｐが入出力動作要求受付は可能状態でなければ、入
出力動作要求の受付けは保留される。この間に、ＣＰＵ
は命令実行を継続し、他の１００に対する入出力動作要
求を検出すると、新たに入出力制御情報を作成し、ＭＥ
Ｍに転送すると同時にｌ０ＴＦ信号をオンにする。この
結果、ＩＮＴＣが保持している入出力制御情報格納アド
レス（ＷＡＩの値）は更に＋１され、入出力制御情報報
格納アドレス（ＷＡｌの値）と入出力制御情報読出しア
ドレス（ＲＡＩＯ値）の差は２となり。
ＭＥＭにはＩＯＰに対する入出力制御情報が２個格納さ
れたことになる。
れたことになる。
ＩＯＰが入出力動作要求受け付は可能状態になれば、入
出力動作要求が受付けられ、ＩＯＡ信号がオンになり１
個目の入出力制御情報が読出され。
出力動作要求が受付けられ、ＩＯＡ信号がオンになり１
個目の入出力制御情報が読出され。
入出力制御情報読出しアドレス（ＲＡＩの値）が＋１さ
れるが、ＭＥＭには２個めの割込み情報が格納されたま
まであるので、ｌ０ＲＱ信号はオンのままである。さら
にＩＯＰが再び入出力動作要求受付は可能状態となれば
、２個目の入出力制御情報が読み出され、ＩＮＴＣが保
持している入出力制御情報格納アドレス（ＷＡＩの値）
と入出力制御情報読出しアドレス（ＲＡｌの値）は一致
するため、ＩＮＴＣはｌ０ＲＱ信号をオフにする。
れるが、ＭＥＭには２個めの割込み情報が格納されたま
まであるので、ｌ０ＲＱ信号はオンのままである。さら
にＩＯＰが再び入出力動作要求受付は可能状態となれば
、２個目の入出力制御情報が読み出され、ＩＮＴＣが保
持している入出力制御情報格納アドレス（ＷＡＩの値）
と入出力制御情報読出しアドレス（ＲＡｌの値）は一致
するため、ＩＮＴＣはｌ０ＲＱ信号をオフにする。
（本動作例のタイムチャートを第５図に示す。）ＩＯＰ
はＩＯＤとの入出力動作が終了すると。
はＩＯＤとの入出力動作が終了すると。
割込み情報を作成して、ＭＥＭバスを経由して当該情報
をＭＥＭに書込みデータとして転送するとオンの期間中
は、ＩＮＴＣは保持している割込み情報格納アドレス（
ＷＡＯの値）をＭＥＭアドレスとしてＭＥＭに供給する
。これにより、ＭＥＭの割込み情報格納アドレスで指定
される番地に。
をＭＥＭに書込みデータとして転送するとオンの期間中
は、ＩＮＴＣは保持している割込み情報格納アドレス（
ＷＡＯの値）をＭＥＭアドレスとしてＭＥＭに供給する
。これにより、ＭＥＭの割込み情報格納アドレスで指定
される番地に。
ＩＯＰからの割込み情報が格納される。転送が終了し、
ＩＮＴＴＲＦがオフになると、ＩＮＴＣは割込み情報格
納アドレス（ＷＡＯの値）を＋１する。ただし９割込み
情報は１語長とする。さらに。
ＩＮＴＴＲＦがオフになると、ＩＮＴＣは割込み情報格
納アドレス（ＷＡＯの値）を＋１する。ただし９割込み
情報は１語長とする。さらに。
ＣＰＵに対する割込み情報をＭＥＭに格納したので、Ｔ
ＮＴＣは割込み要求信号ＩＮＴＲＱをオンにして、ＣＰ
Ｕに割込みを要求する。
ＮＴＣは割込み要求信号ＩＮＴＲＱをオンにして、ＣＰ
Ｕに割込みを要求する。
ＣＰＵは割込み受付は可能状態ではただちにこの割込み
要求を受け付け１割込み受付は信号線ＩＮＴＡをオンに
し、ＭＥＭに格納されている割込み情報をＭＥＭバス経
由で読み出す。ＩＮＴＣはＩＮＴＡがオンになると、保
持している割込み情報読出しアドレス（ＲＡＯの値）を
ＭＥＭ読出しアドレスとしてＭＥＭバス経由でＭＥＭに
供給する。割込み情報の読出しが終了し、ＩＮＴＡ信号
がオフになると、ＩＮＴＣはＣＰＵの割込み情報読出し
アドレス（ＲＡＯＯ値）を＋１する。この結果、ＣＰＵ
の割込み情報格納アドレス（ＷＡ Ｏの値）と割込み情
報読出しアドレス（ＲＡＯの値）が一致すれば、ＣＰＵ
に対する割込み情報はすべて読み出されたことになるの
で、ＣＰＵに対する割込み要求信号ＩＮＴＦＲＱはオフ
にする。Ｃ本動作例のタイムチャートを第５図に示す。
要求を受け付け１割込み受付は信号線ＩＮＴＡをオンに
し、ＭＥＭに格納されている割込み情報をＭＥＭバス経
由で読み出す。ＩＮＴＣはＩＮＴＡがオンになると、保
持している割込み情報読出しアドレス（ＲＡＯの値）を
ＭＥＭ読出しアドレスとしてＭＥＭバス経由でＭＥＭに
供給する。割込み情報の読出しが終了し、ＩＮＴＡ信号
がオフになると、ＩＮＴＣはＣＰＵの割込み情報読出し
アドレス（ＲＡＯＯ値）を＋１する。この結果、ＣＰＵ
の割込み情報格納アドレス（ＷＡ Ｏの値）と割込み情
報読出しアドレス（ＲＡＯの値）が一致すれば、ＣＰＵ
に対する割込み情報はすべて読み出されたことになるの
で、ＣＰＵに対する割込み要求信号ＩＮＴＦＲＱはオフ
にする。Ｃ本動作例のタイムチャートを第５図に示す。
） ＣＰＵが割込み受付は可能状態でなければ９割込み
要求の受け付けは保留される。この間に、ＩＯＰは別の
ＩＯＤとの入出力動作を行い、これが終了すると、新た
に割込み情報を作成し、ＭＥＭに転送すると同時にＩＮ
ＴＴＲＦ信号をオンにする。
要求の受け付けは保留される。この間に、ＩＯＰは別の
ＩＯＤとの入出力動作を行い、これが終了すると、新た
に割込み情報を作成し、ＭＥＭに転送すると同時にＩＮ
ＴＴＲＦ信号をオンにする。
この結果、ＩＮＴＣが保持している割込み情報格納アド
レス（ＷＡＯの値）は更に＋１され９割込み情報格納ア
ドレス（ＷＡＯの値）と割込み情報読出しアドレス（Ｒ
ＡＯＯ値）の差は２となり。
レス（ＷＡＯの値）は更に＋１され９割込み情報格納ア
ドレス（ＷＡＯの値）と割込み情報読出しアドレス（Ｒ
ＡＯＯ値）の差は２となり。
ＭＥＭにはＣＰＵｍ対する割込み情報が２個格納された
ことになる。ＣＰＵが割込み受付は可能状態になれば９
割込み要求が受け付けられ、ＩＮＴＡ信号がオンになり
１個目の割込み情報が読み出され９割込み情報読出しア
ドレス（ＲＡＯＯ値）が＋１されるが、ＭＥＭには２個
めの割込み情報が格納されたままであるので、ＩＮＴＲ
Ｑ信号はオンのままである。さらにＣＰＵが再び割込み
受付は可能状態となれば、２個目の割込み情報が読み出
され、ＴＮＴＣが保持している割込み情報格納アドレス
（ＷＡＯの値）と割込み情報読出しアドレス（ＲＡＯＯ
値）は一致するため、ＩＮＴＣはＩＮＴＲＱ信号をオフ
にする。（本動作例のタイムチャートを第７図に示す。
ことになる。ＣＰＵが割込み受付は可能状態になれば９
割込み要求が受け付けられ、ＩＮＴＡ信号がオンになり
１個目の割込み情報が読み出され９割込み情報読出しア
ドレス（ＲＡＯＯ値）が＋１されるが、ＭＥＭには２個
めの割込み情報が格納されたままであるので、ＩＮＴＲ
Ｑ信号はオンのままである。さらにＣＰＵが再び割込み
受付は可能状態となれば、２個目の割込み情報が読み出
され、ＴＮＴＣが保持している割込み情報格納アドレス
（ＷＡＯの値）と割込み情報読出しアドレス（ＲＡＯＯ
値）は一致するため、ＩＮＴＣはＩＮＴＲＱ信号をオフ
にする。（本動作例のタイムチャートを第７図に示す。
）
〔発明の効果〕
本発明によれば、処理装置時間で共有する記憶装置の領
域の一部を各処理装置の割込み情報をたくわえるキュー
として使用するため、少ないハードウェア量で大きなキ
ューを実現でき１割込み要求の受付は保留による性能低
下を最小限にとどめることが可能である。
域の一部を各処理装置の割込み情報をたくわえるキュー
として使用するため、少ないハードウェア量で大きなキ
ューを実現でき１割込み要求の受付は保留による性能低
下を最小限にとどめることが可能である。
第１図は本発明の原理ブロック図。
第２図は本発明の一実施例の情報処理装置のブロック図
。 第３図はＩＮＴＣの構成を示す図。 第４図〜第７図は各種のタイムチャートを示す図。 第８図は従来例の構成例を示す図である。 第１図において、１は主記憶袋Ｌ ２，３は処理装置
、４は割込み制御部、５−１，５−２は割込み情報格納
アドレス、６−１．６−２は割込み情報読出しアドレス
、７，８は割込み情報キュー領域である。 オした明、Ｒ−理デロ・ツク図 ％１図 不発明カーＸ説１列の領空ｊ占理袋肯のプル１り図１図 １Ｎ７Ｃ／ｌ楕六 早３図 従来技＃ｒ／ｌ楕へ１列 茅８凹
。 第３図はＩＮＴＣの構成を示す図。 第４図〜第７図は各種のタイムチャートを示す図。 第８図は従来例の構成例を示す図である。 第１図において、１は主記憶袋Ｌ ２，３は処理装置
、４は割込み制御部、５−１，５−２は割込み情報格納
アドレス、６−１．６−２は割込み情報読出しアドレス
、７，８は割込み情報キュー領域である。 オした明、Ｒ−理デロ・ツク図 ％１図 不発明カーＸ説１列の領空ｊ占理袋肯のプル１り図１図 １Ｎ７Ｃ／ｌ楕六 早３図 従来技＃ｒ／ｌ楕へ１列 茅８凹
Claims (1)
- 【特許請求の範囲】 １、記憶装置（１）を共有する複数の処理装置（２、３
）から成る情報処理システムにおいて、前記処理装置（
２、３）間で処理要求及び処理結果を伝達するための割
込み情報を複数個保持可能なキューを制御する割込み制
御部（４）を設け、 該割込み制御部（４）は処理装置ごとに割込み情報格納
アドレス（５−１、５−１）及び割込み情報読出しアド
レス（６−１、６−２）を保持し、記憶装置（１）上に
定義された各処理装置ごとの割込み情報キュー領域（７
、８）への割込み情報の格納及び読出しを制御するよう
に構成し、 第１の処理装置（２）が第２の処理装置（３）に割込み
を行う場合には、第１の処理装置（２）が出力する割込
み情報を第２の処理装置（３）の割込み情報格納アドレ
ス（５−２）で指定される割込み情報キュー領域（８）
内の番地に格納した後前記割込み格納アドレス（５−２
）を更新し、 第２の処理装置（３）の割込み情報キュー領域（８）に
末読出しの割込み情報が１個以上格納されていれば第２
の処理装置（３）に対して割込み要求を送出し、第２の
処理装置（３）が割込み要求を受け付けたとき、前記割
込み情報読出しアドレス（６−２）で指定される割込み
情報キュー領域（８）の番地から割込み情報を読み出し
た後、前記割込み情報読出しアドレス（６−２）を更新
することを特徴とする割込みキュー制御方式。 ２、前記複数の処理装置として入出力動作の実行を要求
する中央処理装置と、該要求に応答して入出力動作を実
行する入出力処理装置とを含み、中央処理装置から入出
力装置に対する入出力動作実行指示と、入出力装置から
中央処理装置に対する入出力動作終了報告とがいずれも
前記割込みによってなされることを特徴とする特許請求
の範囲第１項記載の割込みキュー制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6610187A JPS63231668A (ja) | 1987-03-20 | 1987-03-20 | 割込みキユ−制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6610187A JPS63231668A (ja) | 1987-03-20 | 1987-03-20 | 割込みキユ−制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63231668A true JPS63231668A (ja) | 1988-09-27 |
Family
ID=13306152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6610187A Pending JPS63231668A (ja) | 1987-03-20 | 1987-03-20 | 割込みキユ−制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63231668A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04277858A (ja) * | 1991-03-06 | 1992-10-02 | Fujitsu Ltd | マルチプロセッサシステム |
| JP2008503833A (ja) * | 2004-06-22 | 2008-02-07 | ゼネラル・エレクトリック・カンパニイ | 並列通信バスに連結された装置内で割込みメッセージを待ち行列に入れるためのコンピュータシステム及び方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59174965A (ja) * | 1983-03-25 | 1984-10-03 | Hitachi Ltd | プロセツサ間連絡割込み制御方法 |
| JPS608945A (ja) * | 1983-06-29 | 1985-01-17 | Nippon Telegr & Teleph Corp <Ntt> | キユ−制御回路 |
-
1987
- 1987-03-20 JP JP6610187A patent/JPS63231668A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59174965A (ja) * | 1983-03-25 | 1984-10-03 | Hitachi Ltd | プロセツサ間連絡割込み制御方法 |
| JPS608945A (ja) * | 1983-06-29 | 1985-01-17 | Nippon Telegr & Teleph Corp <Ntt> | キユ−制御回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04277858A (ja) * | 1991-03-06 | 1992-10-02 | Fujitsu Ltd | マルチプロセッサシステム |
| JP2008503833A (ja) * | 2004-06-22 | 2008-02-07 | ゼネラル・エレクトリック・カンパニイ | 並列通信バスに連結された装置内で割込みメッセージを待ち行列に入れるためのコンピュータシステム及び方法 |
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