JPS608945A - キユ−制御回路 - Google Patents
キユ−制御回路Info
- Publication number
- JPS608945A JPS608945A JP58115798A JP11579883A JPS608945A JP S608945 A JPS608945 A JP S608945A JP 58115798 A JP58115798 A JP 58115798A JP 11579883 A JP11579883 A JP 11579883A JP S608945 A JPS608945 A JP S608945A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(発明の属する分野)
本発明は、例えば、通信制御装置のプロセッサ等で使用
する、割込み要求イベントのキー−(Queue %待
行列)制御回路の構成に関するものである。
する、割込み要求イベントのキー−(Queue %待
行列)制御回路の構成に関するものである。
(従来の技術)
従来のこの種のキュー制御回路は、キュー用のメモリに
FIFO(first−in first−out、先
入れ先出し方式)メモリを使用して構成されているが、
例えば、通信制御装置のように、回線からの非同期な割
込み要求が逐次発生し、しかも、その発生頻度は回線数
の増加に比例して増大するような装置に適用しようとす
ると、その割込み要求イベントをキューイング(Que
uing )するための14FOメモリ容量は回線数の
増加に伴って大幅に増加するため、多数回線を収容する
場合は高価になるという欠点があり、更に、FIFOメ
モリでは一旦FIFOに登録した割込み要求イベントに
対して、そのイベントの処理が不要になった場合、その
イベントのキャンセルが物理的に不可能であるため、F
IFOからのイベント出力時にキャンセル要求のあった
イベントか否かのチェックを行う必要が生じ、この処理
をハードウェアで行うとすれば更にハードウェア量の増
大を招くとともに性能低下の要因となるという欠点があ
った。
FIFO(first−in first−out、先
入れ先出し方式)メモリを使用して構成されているが、
例えば、通信制御装置のように、回線からの非同期な割
込み要求が逐次発生し、しかも、その発生頻度は回線数
の増加に比例して増大するような装置に適用しようとす
ると、その割込み要求イベントをキューイング(Que
uing )するための14FOメモリ容量は回線数の
増加に伴って大幅に増加するため、多数回線を収容する
場合は高価になるという欠点があり、更に、FIFOメ
モリでは一旦FIFOに登録した割込み要求イベントに
対して、そのイベントの処理が不要になった場合、その
イベントのキャンセルが物理的に不可能であるため、F
IFOからのイベント出力時にキャンセル要求のあった
イベントか否かのチェックを行う必要が生じ、この処理
をハードウェアで行うとすれば更にハードウェア量の増
大を招くとともに性能低下の要因となるという欠点があ
った。
(発明の目的)
本発明は、これらの欠点を解決するため、キュー制御回
路の・・−ドウニア景増加を抑えるとともに、割込み要
求イベントのキューへの登録、キューからの出力、およ
び無効化の処理の容易化を図ったもので、以下図面につ
いて詳細に説明する。
路の・・−ドウニア景増加を抑えるとともに、割込み要
求イベントのキューへの登録、キューからの出力、およ
び無効化の処理の容易化を図ったもので、以下図面につ
いて詳細に説明する。
(発明の構成および作用)
第1図は処理要求イベントを通知するための制御語(イ
ンターフェースコマンド語と呼び、以下ICWという。
ンターフェースコマンド語と呼び、以下ICWという。
)の具体例であシ、2ビツトのタイプ識別コードフィー
ルドA、4ビットの処理要求先フィールドB、8ビット
の割込要因コードフィールドCおよび12ビツトのパス
番号フィールドDから成る。
ルドA、4ビットの処理要求先フィールドB、8ビット
の割込要因コードフィールドCおよび12ビツトのパス
番号フィールドDから成る。
タイプ識別コードフィールドAは、ICWが処理要求用
か、キャンセル要求用かを示し、処理要求用であればキ
ューに登録される。キャンセル要求用であれば、すでに
キューに登録されているICWのウチ、そのフィールド
で指定するキャンセル種別に対応するICWをキャンセ
ルする。処理要求先フィールドBは邑該ICWの処理の
要求先を示し、5− そのフィールドにより登録すべきキューを識別できる。
か、キャンセル要求用かを示し、処理要求用であればキ
ューに登録される。キャンセル要求用であれば、すでに
キューに登録されているICWのウチ、そのフィールド
で指定するキャンセル種別に対応するICWをキャンセ
ルする。処理要求先フィールドBは邑該ICWの処理の
要求先を示し、5− そのフィールドにより登録すべきキューを識別できる。
割込要因コードフィールドCはICWを生成した要因を
示すもので、このフィールドにより処理要求種別を識別
できる。パス番号フィールドDは処理要求を発生した回
線番号等を示す。
示すもので、このフィールドにより処理要求種別を識別
できる。パス番号フィールドDは処理要求を発生した回
線番号等を示す。
第2図は本発明の一実施例の構成を示すブロック図であ
り、1は外部回路からのrcwを保持するICW保持レ
ジスタ、2は処理要求先と登録先のキューとの対応関係
を保持している変換回路であり、処理要求先が未定義、
他モジュール宛、自キュー内のどのグループのキュー宛
かの識別ができる。
り、1は外部回路からのrcwを保持するICW保持レ
ジスタ、2は処理要求先と登録先のキューとの対応関係
を保持している変換回路であり、処理要求先が未定義、
他モジュール宛、自キュー内のどのグループのキュー宛
かの識別ができる。
3はICWをキューイングするためのキューメモリであ
シ、8個のキューにグループ化して固定的に割当てる。
シ、8個のキューにグループ化して固定的に割当てる。
4は外部回路へ出力するICW出力レジスタ、5はメモ
リ3上の8個のキューのそれぞれのポインタを保持する
アドレス保持回路で読出し用5−1および書込用5−2
よりなり、各キューポインタはキュー内のICWの読出
しアドレスおよび書き込みアドレスを対にして保持して
いる。6はキューメモリ3の内容を読出し時および書込
み時の6− ポインタを一時保持するたぬのスタックポインタレジス
タで読出し用6−1および書込み用6−2よりなり、イ
ンクリメンタを有し、7はキャンセル用ICWを保持す
るキャンセルレジスタ、8はICW出カシカレジスタ4
容とキャンセルレジスタ7の内容を比較する比較器、9
はキャンセル制御回路、10はアドレス保持回路5の制
御およびICWの登録、出力等を制御するキーー利御回
路、11はアドレス保持回路5内のTCWの読出しアド
レスと書込みアドレスの値を比較する比較器、12およ
び13は外部回路である。
リ3上の8個のキューのそれぞれのポインタを保持する
アドレス保持回路で読出し用5−1および書込用5−2
よりなり、各キューポインタはキュー内のICWの読出
しアドレスおよび書き込みアドレスを対にして保持して
いる。6はキューメモリ3の内容を読出し時および書込
み時の6− ポインタを一時保持するたぬのスタックポインタレジス
タで読出し用6−1および書込み用6−2よりなり、イ
ンクリメンタを有し、7はキャンセル用ICWを保持す
るキャンセルレジスタ、8はICW出カシカレジスタ4
容とキャンセルレジスタ7の内容を比較する比較器、9
はキャンセル制御回路、10はアドレス保持回路5の制
御およびICWの登録、出力等を制御するキーー利御回
路、11はアドレス保持回路5内のTCWの読出しアド
レスと書込みアドレスの値を比較する比較器、12およ
び13は外部回路である。
次に第2図の動作例について説明する。
ICWが外部回路12から出力されると、キー−制御部
10はICW内の処理要求先フィールドを変換回路2に
より識別し、自キュー宛であればICW保持レジしタI
KそのICWをランチする。
10はICW内の処理要求先フィールドを変換回路2に
より識別し、自キュー宛であればICW保持レジしタI
KそのICWをランチする。
第3図は処理要求先と登録先キューとの関係を示すもの
で、(a)に示すようにICWの4ビツトからなる処理
要求先フィールドBの処理要求先をRAMアドレスとし
てRAM内容を読み出す。
で、(a)に示すようにICWの4ビツトからなる処理
要求先フィールドBの処理要求先をRAMアドレスとし
てRAM内容を読み出す。
変換回路2は処理要求先と登録先のキー−との対応関係
を保持していることが必要であり、初期設定時、RAM
の処理要求先に対応するエリアに(b)に示す変換コー
ドを書込んでおく必要がある。
を保持していることが必要であり、初期設定時、RAM
の処理要求先に対応するエリアに(b)に示す変換コー
ドを書込んでおく必要がある。
次に、ICWOタイプ識別コ識別コードフィールドアッ
クし、処理要求タイプのICWであれば該当するキュー
がオーバフローするか否かをチェックし、オーバフロー
しなければ外部回路に肯定応答を返却するとともに、処
理要求先に対応するキューのポインタをアドレス保持回
路5から読み出し、スタックポインタレジスタ6にセッ
トする。スタックポインタレジスタ6の書き込みアドレ
スの内容でポイントされるキューメモリ3にICW保持
レジスタ1で保持しているICWを書き込むとともに1
スタツクポインタレジスタ6の内容をインクリメントし
てアドレス保持回路5に書き込む。
クし、処理要求タイプのICWであれば該当するキュー
がオーバフローするか否かをチェックし、オーバフロー
しなければ外部回路に肯定応答を返却するとともに、処
理要求先に対応するキューのポインタをアドレス保持回
路5から読み出し、スタックポインタレジスタ6にセッ
トする。スタックポインタレジスタ6の書き込みアドレ
スの内容でポイントされるキューメモリ3にICW保持
レジスタ1で保持しているICWを書き込むとともに1
スタツクポインタレジスタ6の内容をインクリメントし
てアドレス保持回路5に書き込む。
以上の処理により、ICW内の処理要求フィールドの値
が同一のICWば、キューメモリ3内の対応するキュー
に発生順に登録できる。捷た、第3図から処理要求先と
登録先キー−との対応が変換回路2の内容を変更するこ
とにより可変にできるので、処理要求先と割込み優先順
位との対応を任意に変更可能である。々お、登録要求先
キューがオーバーフローする場合は、登録動作は行なわ
ず、該当する処理要求先のキューオーバーフローフラグ
をnIMにして外部のプロセッサに対しキューオーバー
フローの割込みを発生する。前記プロセッサ上で走行す
る割込み処理プログラムは割込み発生要因となったIC
Wを回収する必要がある。
が同一のICWば、キューメモリ3内の対応するキュー
に発生順に登録できる。捷た、第3図から処理要求先と
登録先キー−との対応が変換回路2の内容を変更するこ
とにより可変にできるので、処理要求先と割込み優先順
位との対応を任意に変更可能である。々お、登録要求先
キューがオーバーフローする場合は、登録動作は行なわ
ず、該当する処理要求先のキューオーバーフローフラグ
をnIMにして外部のプロセッサに対しキューオーバー
フローの割込みを発生する。前記プロセッサ上で走行す
る割込み処理プログラムは割込み発生要因となったIC
Wを回収する必要がある。
外部のプロセッサに対して割込み要求を行うためにキュ
ーメモリ3内に登録されているICWを出力するために
は次のように動作する。キューメモリ3内の各キューに
はプロセッサの割込みレベルに対応した割込みレベルを
予め設定しておく。キー−メモリ3内に有効なICWが
存在する場合は、有効なrcwが存在するキューの中で
最も優先順位の高いレベルの割込みをプロセッサへ要求
する。
ーメモリ3内に登録されているICWを出力するために
は次のように動作する。キューメモリ3内の各キューに
はプロセッサの割込みレベルに対応した割込みレベルを
予め設定しておく。キー−メモリ3内に有効なICWが
存在する場合は、有効なrcwが存在するキューの中で
最も優先順位の高いレベルの割込みをプロセッサへ要求
する。
そのプロセッサからの割込み許可信号を受取ると、アド
レス保持回路5から対応するキューのポインタを読出し
、スタックポインタレジスタ6にセラ9− トする。スタックポインタレジスタ6の読出しアドレス
の内容でポイントされるキー−メモリ3の位置からIC
Wを読出し、ICW出力レジスタ4にセットするととも
に、スタックポインタレジスタ6の内容をインクリメン
トしてアドレス保持回路5に書込む。■CW出力レジス
タ4にセットされた制御語はキューメモリ3から除去さ
れる。以上の処理から同一゛キュー内で最旧に登録され
たICWが必ず読出され兄。
レス保持回路5から対応するキューのポインタを読出し
、スタックポインタレジスタ6にセラ9− トする。スタックポインタレジスタ6の読出しアドレス
の内容でポイントされるキー−メモリ3の位置からIC
Wを読出し、ICW出力レジスタ4にセットするととも
に、スタックポインタレジスタ6の内容をインクリメン
トしてアドレス保持回路5に書込む。■CW出力レジス
タ4にセットされた制御語はキューメモリ3から除去さ
れる。以上の処理から同一゛キュー内で最旧に登録され
たICWが必ず読出され兄。
次に、外部回路から出力されたICWがキャンセルタイ
プのICWの場合、キャンセル制御回路9はICWのタ
イプ識別コードフィールドAで指定されたキャンセルI
l)に基づき、該当するICWの無効化を行う。無効化
とはrcw内の割込要因コードを例えばX’ FF’の
ような成る特定の値に書き換えることである。
プのICWの場合、キャンセル制御回路9はICWのタ
イプ識別コードフィールドAで指定されたキャンセルI
l)に基づき、該当するICWの無効化を行う。無効化
とはrcw内の割込要因コードを例えばX’ FF’の
ような成る特定の値に書き換えることである。
キャンセルIDは、第1図に示すように、ICWのタイ
プ識別コードフィールドAで指定される。
プ識別コードフィールドAで指定される。
ICW保持レジスタ1にラッチされたキャンセルタイプ
ICWは、キャンセル処理中でなければキャン10− セルレジスタフにセットされる。アドレス保持回路5よ
ね、キャンセルレジスタ7内のICWの処理要求先に対
応するキューメモリ3の読出しアドレスをめ、その読出
しアドレスでポイントされるキューメモリ3内のICW
を読出して、ICW出力レジスタ4にセットする。キャ
ンセルレジスタ7にセットされた内容とrcw出力レジ
スタ4の内容とを前記のキャンセルIDに従って比較し
、比較結果が等しければそのTCWの割込要因コードを
X’ FF’に書き換える。
ICWは、キャンセル処理中でなければキャン10− セルレジスタフにセットされる。アドレス保持回路5よ
ね、キャンセルレジスタ7内のICWの処理要求先に対
応するキューメモリ3の読出しアドレスをめ、その読出
しアドレスでポイントされるキューメモリ3内のICW
を読出して、ICW出力レジスタ4にセットする。キャ
ンセルレジスタ7にセットされた内容とrcw出力レジ
スタ4の内容とを前記のキャンセルIDに従って比較し
、比較結果が等しければそのTCWの割込要因コードを
X’ FF’に書き換える。
以後、アドレス保持回路5の轟該キューの書込みアドレ
スに一致するまで上記動作を継続する。
スに一致するまで上記動作を継続する。
キャンセル処理中にキャンセル要求があった場合は、キ
ャンセル処理は行わず、外部のプロセッサに対して、キ
ャンセル処理ビジーの割込みを発生する。
ャンセル処理は行わず、外部のプロセッサに対して、キ
ャンセル処理ビジーの割込みを発生する。
(効 果)
以上説明したように、本発明によれば、処理要求イベン
トのキューへの登録は、処理要求イベント内の処理要求
先対応に行われるたぬ、1個のキ11− 一−メモリ内に互いに独立々複数個のキー−を構成でき
る。捷た、割込みレベルと処理要求先との対応は、プロ
グラムにより容易に変更可能であるので、柔軟性のある
システム設計が可能である。
トのキューへの登録は、処理要求イベント内の処理要求
先対応に行われるたぬ、1個のキ11− 一−メモリ内に互いに独立々複数個のキー−を構成でき
る。捷た、割込みレベルと処理要求先との対応は、プロ
グラムにより容易に変更可能であるので、柔軟性のある
システム設計が可能である。
第1図は処理要求イベントを通知するための制御語(r
cw )の具体例を示す図、第2図は本発明の一実施例
の構成を示すブロック図、第3図はICW内の処理要求
先と登録先キューとの関係の具体例を示す図である。 ■ ・・・・・・・・ ICW保持レジスタ、 2・・
・・・・・・変換回路、3 ・・・・・・・・・キュー
メモリ、 4 ・・・・・・・・ ICW出力レジスタ
、 5・・・・・・・・・アドレス保持回路、 6・・
・・叩・スタックポインタレジスタ、 7・・・・・・
・・・キャンセルレジスタ、8.11 ・・・・・・・
・・比較器、 9・・曲・・・キャンセル制御回路、1
0・・・・・・・・・キュー制御回路、12.13・・
・・・・・・・外部回路。 第1図 第2図 2
cw )の具体例を示す図、第2図は本発明の一実施例
の構成を示すブロック図、第3図はICW内の処理要求
先と登録先キューとの関係の具体例を示す図である。 ■ ・・・・・・・・ ICW保持レジスタ、 2・・
・・・・・・変換回路、3 ・・・・・・・・・キュー
メモリ、 4 ・・・・・・・・ ICW出力レジスタ
、 5・・・・・・・・・アドレス保持回路、 6・・
・・叩・スタックポインタレジスタ、 7・・・・・・
・・・キャンセルレジスタ、8.11 ・・・・・・・
・・比較器、 9・・曲・・・キャンセル制御回路、1
0・・・・・・・・・キュー制御回路、12.13・・
・・・・・・・外部回路。 第1図 第2図 2
Claims (2)
- (1) 割込要求イベントを通知する手段としてタイプ
識別コード、処理要求先、割込要因コードおよびパス番
号から成る制御語を保持するレジスタ部と、その制御語
を複数個ずつグループ化して貯蔵することができる制御
語記憶部と、その制御語記憶部の書込みアドレス及び読
出しアドレスを前記制御語内のグループの数だけ保4持
しているアドレス保持回路及び前記制御語の処理要求先
に対応して前記制御語記憶部内のグループ番号をめるた
めの変換回路から構成され、外部回路から、タイプ識別
コードが割込要求を示す前記制御語が前記レジスタ部に
入力された時、その制御語内の処理要求先を前記変換回
路へ入力し、その出力が自制側回路内への登録要求を示
しかつ前記記憶部の該当するグループ領域がオーバフロ
ー状態でない場合は、外部回路に肯定応答を返却すると
ともに、前記処理要求先の値に対応する前記アドレス保
持回路から前記記憶部の該当するグループ領域の書込み
アドレスをめてそのアドレスの位置に前記制御語の書込
みを行い、また、該当する記憶部がオーバフロー状態で
ある場合は書込みを行わず外部回路ヘオーバフロー割込
みを発゛生し、前記制御語が前記記憶部に存在する場合
は、予め設定されたグループ毎の処理優先順位に従って
、前記アドレス保持回路から前記記憶部の読出しアドレ
スをめ、そのアドレスに対応する制御語を読出し、外部
回路へ割込要求を行うことを特徴とするキュー制御回路
。 - (2) 割込要求イベントを通知する手段としてタイプ
識別コード、処理要求先、割込要因コードおよびバス番
号から成る制御語を保持するレジスタ部と、その制御語
を複数個ずつグループ化して貯蔵することができる制御
語記憶部と、その制御語記憶部の書込みアドレス及び読
出しアドレスを前記制御語内のグループの数だけ保持し
ているアドレス保持回路及び前記制御語の処理要求先に
対応して前記制御語記憶部内のグループ番号をめるため
の変換回路から構成され、タイプ識別コードが既に制御
語記憶部に格納されている制御語に対するキャンセル要
求の場合は、当該制御語を区別するためのキャンセルレ
ジスタを設け、そのキャンセルレジスタに前記制御語を
保持するようにしたキュー制御回路において、キャンセ
ルレジスタて保持している制御語の処理要求先、割込要
因コード、パス番号のうち、タイプ識別コードで指定す
る組合せをキャンセルIDとして、そのキャンセルID
に一致する前記制御語記憶部内に存在するすべての制御
語の無効化処理を行うことを特徴とするキュー制御回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58115798A JPS608945A (ja) | 1983-06-29 | 1983-06-29 | キユ−制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58115798A JPS608945A (ja) | 1983-06-29 | 1983-06-29 | キユ−制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS608945A true JPS608945A (ja) | 1985-01-17 |
JPH0326413B2 JPH0326413B2 (ja) | 1991-04-10 |
Family
ID=14671338
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58115798A Granted JPS608945A (ja) | 1983-06-29 | 1983-06-29 | キユ−制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS608945A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63231668A (ja) * | 1987-03-20 | 1988-09-27 | Fujitsu Ltd | 割込みキユ−制御方式 |
GB2380822A (en) * | 2001-10-11 | 2003-04-16 | At & T Lab Cambridge Ltd | Event queue managing system |
-
1983
- 1983-06-29 JP JP58115798A patent/JPS608945A/ja active Granted
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63231668A (ja) * | 1987-03-20 | 1988-09-27 | Fujitsu Ltd | 割込みキユ−制御方式 |
GB2380822A (en) * | 2001-10-11 | 2003-04-16 | At & T Lab Cambridge Ltd | Event queue managing system |
GB2380822B (en) * | 2001-10-11 | 2005-03-30 | At & T Lab Cambridge Ltd | Event queue managing system |
Also Published As
Publication number | Publication date |
---|---|
JPH0326413B2 (ja) | 1991-04-10 |
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