JPS6046748B2 - コンピユ−タの割込処理方式 - Google Patents
コンピユ−タの割込処理方式Info
- Publication number
- JPS6046748B2 JPS6046748B2 JP1711077A JP1711077A JPS6046748B2 JP S6046748 B2 JPS6046748 B2 JP S6046748B2 JP 1711077 A JP1711077 A JP 1711077A JP 1711077 A JP1711077 A JP 1711077A JP S6046748 B2 JPS6046748 B2 JP S6046748B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- interrupt
- data bus
- processing unit
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Bus Control (AREA)
Description
【発明の詳細な説明】
従来のコンピュータシステムにおける割込処理方式は、
割込入力に特別なアドレスは割付けられておらず、周辺
機器内に存するステータスレジスタの中に割込のフラグ
を持つているだけであつた。
割込入力に特別なアドレスは割付けられておらず、周辺
機器内に存するステータスレジスタの中に割込のフラグ
を持つているだけであつた。
このため、中央処理装置（以下ＣＰＵと称す）の割込入
力に数種類の割込要求線がＯＲされて入力されている場
合、割込のプログラムの最初でどのソースからの割込か
を調べるときに、各ソースのステータスレジスタを順に
読んで判定しなければならなかつた。また、ＣＰＵが割
込をマスクしていてポーリングによつて処理を行う場合
にっいてもステータスレジスタの内容を個別的に読んで
処理することとしていた。いずれにしても、このように
いずれの周辺機器からの割込要求かを調べるためにＣＰ
Ｕはそのための処理時間を占有されることとなり、この
間他の実行処理を行うことができない。したがつて、処
理時間が長くなるという問題があつた。したがつて本発
明の目的とするところは、割込要求の判定時間を短かく
することによつてコンピュータの処理時間の短縮化を図
ることにある。
力に数種類の割込要求線がＯＲされて入力されている場
合、割込のプログラムの最初でどのソースからの割込か
を調べるときに、各ソースのステータスレジスタを順に
読んで判定しなければならなかつた。また、ＣＰＵが割
込をマスクしていてポーリングによつて処理を行う場合
にっいてもステータスレジスタの内容を個別的に読んで
処理することとしていた。いずれにしても、このように
いずれの周辺機器からの割込要求かを調べるためにＣＰ
Ｕはそのための処理時間を占有されることとなり、この
間他の実行処理を行うことができない。したがつて、処
理時間が長くなるという問題があつた。したがつて本発
明の目的とするところは、割込要求の判定時間を短かく
することによつてコンピュータの処理時間の短縮化を図
ることにある。
上記目的を達成するための本発明の要旨は、中央処理装
置の外部に設けられた複数個の周辺機器の割込要求信号
をまとめて記憶するレジスタであつて、上記中央処理装
置のステータスレジスタ数と対応されたビット数を有す
るレジスタを用意し、このレジスタにアドレスを割り付
けるとともに、上記ステータスレジスタと上記レジスタ
とを接続することによつて上記中央処理装置が上記ステ
ータスレジスタを介して各周辺機器の割込要求の状態を
一括して読むことができるようにしたこ・とを特徴とす
るものである。以下実施例にそつて図面を参照し本発明
を具体的に説明する。
置の外部に設けられた複数個の周辺機器の割込要求信号
をまとめて記憶するレジスタであつて、上記中央処理装
置のステータスレジスタ数と対応されたビット数を有す
るレジスタを用意し、このレジスタにアドレスを割り付
けるとともに、上記ステータスレジスタと上記レジスタ
とを接続することによつて上記中央処理装置が上記ステ
ータスレジスタを介して各周辺機器の割込要求の状態を
一括して読むことができるようにしたこ・とを特徴とす
るものである。以下実施例にそつて図面を参照し本発明
を具体的に説明する。
第１図は本発明の割込処理方式の要部を説明するための
ブロック線図を含む回路図である。
ブロック線図を含む回路図である。
同図に示すように中央処理装置（ＣＰＵ）１と、これか
ら伸びる８ビットのデータバスラインと、この８ビット
のデータバスラインに入出力ラインが接続される８個の
周辺機器１／００−１／０７と、この周辺機器の割込要
求信号をそれぞれ記憶するための８ビットのレジスタＲ
１（ＲＯ−Ｒ７）と、このレジスタのそれぞれの出力を
８入力する０Ｒゲート回路Ｇ１とを有し、上記レジスタ
にアドレスを割り付け、データバスに接続するようにし
てなる。本発明は、上記のように、各１／。機器からの
割込要求を一本のレジスタにまとめて、このレジスタに
アドレスを割り付け、データバスと接続することとした
から、ＣＰＵは各１／ｏ機器からの割込要求の状態を一
度に読むことができる。従つて、ＣＰＵは、割込の要求
している周辺機器の数を認識できる。さらに、どの周辺
機器の割込要求信号を優先すべきかの決定及び変更を、
ＣＰＵ内部で自由に設定しうるようになる。また、ＣＰ
Ｕへの割込要求線にアドレスを割り付けることによつて
、ＣＰＵが割込みをマスクしておいてポーリングによつ
てサービスをする場合にも、この要求線の状態を読む事
によつて周辺からの要求があるか否かをも容易に判定で
きるものとなる。上記後者の効果を説明するための具体
的回路の一例を第２図に示した。
ら伸びる８ビットのデータバスラインと、この８ビット
のデータバスラインに入出力ラインが接続される８個の
周辺機器１／００−１／０７と、この周辺機器の割込要
求信号をそれぞれ記憶するための８ビットのレジスタＲ
１（ＲＯ−Ｒ７）と、このレジスタのそれぞれの出力を
８入力する０Ｒゲート回路Ｇ１とを有し、上記レジスタ
にアドレスを割り付け、データバスに接続するようにし
てなる。本発明は、上記のように、各１／。機器からの
割込要求を一本のレジスタにまとめて、このレジスタに
アドレスを割り付け、データバスと接続することとした
から、ＣＰＵは各１／ｏ機器からの割込要求の状態を一
度に読むことができる。従つて、ＣＰＵは、割込の要求
している周辺機器の数を認識できる。さらに、どの周辺
機器の割込要求信号を優先すべきかの決定及び変更を、
ＣＰＵ内部で自由に設定しうるようになる。また、ＣＰ
Ｕへの割込要求線にアドレスを割り付けることによつて
、ＣＰＵが割込みをマスクしておいてポーリングによつ
てサービスをする場合にも、この要求線の状態を読む事
によつて周辺からの要求があるか否かをも容易に判定で
きるものとなる。上記後者の効果を説明するための具体
的回路の一例を第２図に示した。
同図は、中央処理装置１と、データバスと、このデータ
バスに入出力ライン１。−１１が接続される周辺機器１
／００−１／０７と、このＩ／ｏ機器の割込要求信号が
記憶される第１のレジスタＲ１（ＲＯ−Ｒ７）と、この
レジスタをデータバスに接続するラインＩＲｌと、この
レジスタの．出力が印加される０Ｒゲート回路Ｇ１とか
らなる。さらに、ＣＰＵ内部の割込要求処理部分は、上
記０Ｒゲート回路Ｇ１の出力とイネーブル信号Ｅ４が印
加されるＡＮＤゲート回路Ｇ５及び、他の機器からの割
込要求信号Ｔ１〜Ｔ３とイネーブル信号Ｅ１〜Ｅ３とが
印加されるＡＮＤゲート回路Ｇ２〜Ｇ４と、これらのＡ
ＮＤゲート回路Ｇ１〜Ｇ５の出力を記憶する第２のレジ
スタＲ２（Ｒ８〜Ｒｌｌ）と、このレジスタの出力と主
イネーブル信号ＭＥを２の入力とするＡＮＤゲート回路
Ｇ６〜Ｇ９等を有し、上記第２のレジスタ群にアドレス
を割付けるとともに、ライン１１２を介してデータバス
に接続するものである。以上のように、上記実施例では
、外部の■／ｏ機器からの割込要求を一本のレジスタに
まとめ、このレジスタに特定のアドレスを割付けてある
。このため、ＣＰＵはゲート回路Ｇ１の出力を処理する
サービスルーチンの中でレジスタの状態を読むだけで、
どのＩ／ｏ機器からの割込があつたかを判定できる。ま
た、ＣＰＵ内部にも各割込要因のフラグを１つのレジス
タにまとめてあり、それにアドレスを割付けてあるので
、ＣＰＵが割込を使用しないで（割込をマスクしておく
）ポーリングによつてサービスを行う場合にも各１／ｏ
機器等からの要求を簡単な手順によつて調べることがで
きるものとなる。本発明は、多くの割込要因を持つたコ
ンピュータに広く利用できる。
バスに入出力ライン１。−１１が接続される周辺機器１
／００−１／０７と、このＩ／ｏ機器の割込要求信号が
記憶される第１のレジスタＲ１（ＲＯ−Ｒ７）と、この
レジスタをデータバスに接続するラインＩＲｌと、この
レジスタの．出力が印加される０Ｒゲート回路Ｇ１とか
らなる。さらに、ＣＰＵ内部の割込要求処理部分は、上
記０Ｒゲート回路Ｇ１の出力とイネーブル信号Ｅ４が印
加されるＡＮＤゲート回路Ｇ５及び、他の機器からの割
込要求信号Ｔ１〜Ｔ３とイネーブル信号Ｅ１〜Ｅ３とが
印加されるＡＮＤゲート回路Ｇ２〜Ｇ４と、これらのＡ
ＮＤゲート回路Ｇ１〜Ｇ５の出力を記憶する第２のレジ
スタＲ２（Ｒ８〜Ｒｌｌ）と、このレジスタの出力と主
イネーブル信号ＭＥを２の入力とするＡＮＤゲート回路
Ｇ６〜Ｇ９等を有し、上記第２のレジスタ群にアドレス
を割付けるとともに、ライン１１２を介してデータバス
に接続するものである。以上のように、上記実施例では
、外部の■／ｏ機器からの割込要求を一本のレジスタに
まとめ、このレジスタに特定のアドレスを割付けてある
。このため、ＣＰＵはゲート回路Ｇ１の出力を処理する
サービスルーチンの中でレジスタの状態を読むだけで、
どのＩ／ｏ機器からの割込があつたかを判定できる。ま
た、ＣＰＵ内部にも各割込要因のフラグを１つのレジス
タにまとめてあり、それにアドレスを割付けてあるので
、ＣＰＵが割込を使用しないで（割込をマスクしておく
）ポーリングによつてサービスを行う場合にも各１／ｏ
機器等からの要求を簡単な手順によつて調べることがで
きるものとなる。本発明は、多くの割込要因を持つたコ
ンピュータに広く利用できる。
第１図は本発明の概略説明のためのフ狛ツク線図を含む
回路図、第２図は本発明の具体的実施例の一例を説明す
るためのブロック線図を含む回路図である。 １・・・・・・ＣＰＵ．．Ｉ／ＣＸ）〜Ｉ／０７・・・
・・・周辺機器、Ｇ１〜Ｇ９・・・・・・ゲート回路、
１０〜１７，１Ｒ１，１Ｒ２・・・・・・入出力ライン
、Ｒｌ，Ｒ２・・・・・・レジスタ。
回路図、第２図は本発明の具体的実施例の一例を説明す
るためのブロック線図を含む回路図である。 １・・・・・・ＣＰＵ．．Ｉ／ＣＸ）〜Ｉ／０７・・・
・・・周辺機器、Ｇ１〜Ｇ９・・・・・・ゲート回路、
１０〜１７，１Ｒ１，１Ｒ２・・・・・・入出力ライン
、Ｒｌ，Ｒ２・・・・・・レジスタ。
Claims (1)
- １ 中央処理装置の外部に設けられた複数個の周辺機器
の割込要求信号をまとめて記憶するレジスタであつて、
上記中央処理装置のデータバスライン数と対応されたビ
ット数を有するレジスタを用意し、このレジスタにアド
レスを割り付けるとともに、上記データバスラインと上
記レジスタとを接続することによつて上記中央処理装置
が上記データバスラインを介して各周辺機器に割込要求
の状態を一括して読むことができるようにしたことを特
徴とするコンピュータの割込処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1711077A JPS6046748B2 (ja) | 1977-02-21 | 1977-02-21 | コンピユ−タの割込処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1711077A JPS6046748B2 (ja) | 1977-02-21 | 1977-02-21 | コンピユ−タの割込処理方式 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17560586A Division JPS6237760A (ja) | 1986-07-28 | 1986-07-28 | コンピユ−タの割込処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53102643A JPS53102643A (en) | 1978-09-07 |
| JPS6046748B2 true JPS6046748B2 (ja) | 1985-10-17 |
Family
ID=11934881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1711077A Expired JPS6046748B2 (ja) | 1977-02-21 | 1977-02-21 | コンピユ−タの割込処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046748B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629752A (en) * | 1979-08-17 | 1981-03-25 | Mitsubishi Electric Corp | Interrupting circuit of microprocessor |
| JPS5897758A (ja) * | 1981-12-04 | 1983-06-10 | Matsushita Electric Ind Co Ltd | 共有メモリの制御方式 |
| JPS5888832U (ja) * | 1981-12-10 | 1983-06-16 | 株式会社クボタ | 茎稈結束装置 |
| JPS5957320A (ja) * | 1982-09-27 | 1984-04-02 | Toshiba Corp | 拡張ユニット |
| JPS59223825A (ja) * | 1983-06-03 | 1984-12-15 | Nec Corp | マイクロコンピユ−タ |
| JPS6076448U (ja) * | 1983-10-26 | 1985-05-28 | 澤藤電機株式会社 | 割込み入力回路 |
| JPS6224329A (ja) * | 1985-07-23 | 1987-02-02 | Mitsubishi Electric Corp | 状態信号検出装置 |
| JPS63271654A (ja) * | 1987-04-30 | 1988-11-09 | Yokogawa Medical Syst Ltd | マルチプロセツサシステム |
| US5414858A (en) * | 1992-12-11 | 1995-05-09 | International Business Machines Corporation | System and method for dynamically varying between interrupt and polling to service requests of computer peripherals |
| US9921981B2 (en) * | 2013-08-24 | 2018-03-20 | Qualcomm Incorporated | Method to minimize the number of IRQ lines from peripherals to one wire |
-
1977
- 1977-02-21 JP JP1711077A patent/JPS6046748B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53102643A (en) | 1978-09-07 |
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