JPH02272661A - エリア割付け装置 - Google Patents
エリア割付け装置Info
- Publication number
- JPH02272661A JPH02272661A JP9487889A JP9487889A JPH02272661A JP H02272661 A JPH02272661 A JP H02272661A JP 9487889 A JP9487889 A JP 9487889A JP 9487889 A JP9487889 A JP 9487889A JP H02272661 A JPH02272661 A JP H02272661A
- Authority
- JP
- Japan
- Prior art keywords
- allocation
- transmission device
- words
- transmission
- memory areas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 63
- 230000015654 memory Effects 0.000 claims abstract description 40
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、例えばプログラミングコントローラの各伝送
装置に対して伝送に使用する各メモリエリアを割付ける
エリア割付は装置に関する。
装置に対して伝送に使用する各メモリエリアを割付ける
エリア割付は装置に関する。
(従来の技術)
プログラミングコントローラに各伝送装置を接続して伝
送を行う場合、これら伝送装置に対してプログラミング
コントローラの内部メモリの各エリアが割付けられる。
送を行う場合、これら伝送装置に対してプログラミング
コントローラの内部メモリの各エリアが割付けられる。
この割付けの場合は、各伝送装置の入出力レジスタを割
付けしたり、又各伝送装置にそれぞれメモリエリアを割
付ける際に各メモリエリアのアドレスを設定することな
どが行なわれる。このように各伝送装置に対するメモリ
エリアの割付けは伝送装置の内部細部を知らなければ設
定できない情報が数多くある。このため、メモリエリア
の割付は作業は長時間かかり、そのうえ誤設定されるこ
とがある。
付けしたり、又各伝送装置にそれぞれメモリエリアを割
付ける際に各メモリエリアのアドレスを設定することな
どが行なわれる。このように各伝送装置に対するメモリ
エリアの割付けは伝送装置の内部細部を知らなければ設
定できない情報が数多くある。このため、メモリエリア
の割付は作業は長時間かかり、そのうえ誤設定されるこ
とがある。
又、種別の異なる各伝送装置を実装した場合、これらメ
モリエリアのアドレスがオーバラップ等しないようにし
なければならず、メモリエリアの割付けが複雑となる。
モリエリアのアドレスがオーバラップ等しないようにし
なければならず、メモリエリアの割付けが複雑となる。
(発明が解決しようとする課題)
以上のようにメモリエリアの割付けが複雑であり、誤設
定することがある。
定することがある。
そこで本発明は、各伝送装置に対してメモリエリアを自
動的に割付けることができるエリア割付は装置を提供す
ることを目的とする。
動的に割付けることができるエリア割付は装置を提供す
ることを目的とする。
[発明の構成]
(課題を解決するための手段)
本発明は、中央処理装置に接続された各伝送装置等に対
して伝送時に使用する各メモリエリアを割付けるエリア
割付は装置において、各伝送装置の種別や割付はワード
数等を設定するシステム設定手段と、このシステム設定
手段で設定された各伝送装置の割付はワード数等を読み
取り予め設定された各伝送装置の優先順位に従って各伝
送装置の各メモリエリアを順次割付ける割付は手段とを
備えて上記目的を達成しようとするエリア割付は装置で
ある。
して伝送時に使用する各メモリエリアを割付けるエリア
割付は装置において、各伝送装置の種別や割付はワード
数等を設定するシステム設定手段と、このシステム設定
手段で設定された各伝送装置の割付はワード数等を読み
取り予め設定された各伝送装置の優先順位に従って各伝
送装置の各メモリエリアを順次割付ける割付は手段とを
備えて上記目的を達成しようとするエリア割付は装置で
ある。
(作用)
このような手段を備えたことにより、各伝送装置の種別
や割付はワード数等がシステム設定手段によって設定さ
れ、この設定された各伝送装置の割付はワード数等を読
み取って割付は手段は各伝送装置の優先順位に従って各
メモリエリアを順次割付ける。
や割付はワード数等がシステム設定手段によって設定さ
れ、この設定された各伝送装置の割付はワード数等を読
み取って割付は手段は各伝送装置の優先順位に従って各
メモリエリアを順次割付ける。
(実施例)
以下、本発明の一実施例について図面を参照して説明す
る。
る。
第1図はプログラマブルコントローラに伝送装置を実装
した場合のシステム構成図である。このシステムは、C
PU (中央処理装置)用のユニット(UNITO)1
、システム拡張用のユニット(UNITI)2及びプロ
グラミング装置3が相互に接続されたものとなっている
。ユニットlにはCPU (中央処理装置)4が備えら
れ、このCPU4に大容量の2台の伝送装置(STNI
。
した場合のシステム構成図である。このシステムは、C
PU (中央処理装置)用のユニット(UNITO)1
、システム拡張用のユニット(UNITI)2及びプロ
グラミング装置3が相互に接続されたものとなっている
。ユニットlにはCPU (中央処理装置)4が備えら
れ、このCPU4に大容量の2台の伝送装置(STNI
。
5TN2)5.6が接続されている。又、このユニット
1には内部メモリ及び割付はプログラムを記憶したメモ
リが備えられている。なお、各伝送装置5,6はオプシ
ョンとなっている。一方、ユニット2には各l10(イ
ンプット/アウトプット)ボート7〜12が接続される
とともに小容量の2台の伝送装置13.14が接続され
ている。
1には内部メモリ及び割付はプログラムを記憶したメモ
リが備えられている。なお、各伝送装置5,6はオプシ
ョンとなっている。一方、ユニット2には各l10(イ
ンプット/アウトプット)ボート7〜12が接続される
とともに小容量の2台の伝送装置13.14が接続され
ている。
プログラミング装置3は各伝送装置5,6゜13.14
の種別や割付はワード数等を設定するシステム設定手段
としての機能を有するものである。なお、このプログラ
ミング装置3にはCRT表示装置が設けられ、設定され
た内容がこのCRT表示装置に表示されるようになって
いる。
の種別や割付はワード数等を設定するシステム設定手段
としての機能を有するものである。なお、このプログラ
ミング装置3にはCRT表示装置が設けられ、設定され
た内容がこのCRT表示装置に表示されるようになって
いる。
CPUIは割付はプログラムを実行することにより予め
設定された優先順位に従って各伝送装置5.6,13.
14の割付はワード数等を読み取って各伝送装置の各メ
モリエリアを内部メモリ内に順次割付ける機能を有する
ものとなる。
設定された優先順位に従って各伝送装置5.6,13.
14の割付はワード数等を読み取って各伝送装置の各メ
モリエリアを内部メモリ内に順次割付ける機能を有する
ものとなる。
次に上記の如く構成されたシステムでの割付は作用につ
いて第2図に示す割付は流れ図に従って説明する。
いて第2図に示す割付は流れ図に従って説明する。
プログラミング装置3において各伝送装置5゜6.13
.14のワード数等が設定される。31i!3図はプロ
グラミング装置3でのワード数等の設定作業が終了した
ときのCRT表示装置の画面を示している。同図におい
てスロット(SLOT)は各ユニット1,2における各
伝送装置5,6゜13.14及び各110ボート7〜1
2の実装位置を示し、OPTはオプションであることを
示している。又、(X 0IW)は1ワード入力の入
力装置、(Y 02W)は2ワード出カの出力装置、
(Z 16W)は16ワードの伝送装置を示している
。従って、ユニット1のスロット(01)(03)には
それぞれオプションの伝送装置5.6が実装され、又ユ
ニット2のスロット(04) (05)にはそれぞれ
伝送装置13.14が実装されている。
.14のワード数等が設定される。31i!3図はプロ
グラミング装置3でのワード数等の設定作業が終了した
ときのCRT表示装置の画面を示している。同図におい
てスロット(SLOT)は各ユニット1,2における各
伝送装置5,6゜13.14及び各110ボート7〜1
2の実装位置を示し、OPTはオプションであることを
示している。又、(X 0IW)は1ワード入力の入
力装置、(Y 02W)は2ワード出カの出力装置、
(Z 16W)は16ワードの伝送装置を示している
。従って、ユニット1のスロット(01)(03)には
それぞれオプションの伝送装置5.6が実装され、又ユ
ニット2のスロット(04) (05)にはそれぞれ
伝送装置13.14が実装されている。
このようにプログラミング装置3での設定が終了すると
、CPUIはステップs1において各伝送装置5.6,
13.14の設定情報つまり正常/異常を示すステータ
スや割付ワード数を読み取る。
、CPUIはステップs1において各伝送装置5.6,
13.14の設定情報つまり正常/異常を示すステータ
スや割付ワード数を読み取る。
この場合、CPUIは各伝送装置5,6,13゜14の
うち優先順位の最も高い例えば伝送装置13の設定情報
から読み取る。ここで、設定情報から異常な伝送装置が
あれば、その伝送装置の割付けは行わない。次にCPU
4はステップs2において割付けしようとする内部メモ
リのエリアに割付は要求が有るかを判断し、この要求が
有ればステップS3においてこのエリアが既に割付けら
れているかを判断する。この判断により割付けが行なわ
れていなければ、CPU4はステップs4に移って第4
図に示すように内部メモリ内に伝送装置13のメモリエ
リア16を確保する。次にCPU4はステップs5にお
いて各伝送装置のワード数やトーカ・リスナ等が設定さ
れている割付情報テーブルのアドレスを更新し、次のス
テップs6で割付けが完了したかを判断する。そこで、
割付けが完了していなければ、CPU4は再びステップ
s2に戻って優先順位に従って次の順位の例えば伝送装
置14に対するメモリエリアの割付けを行う。この割付
けは伝送装置13の割付けと同様にステップ82〜ステ
ツプs4が実行されることにより行なわれる。ここで、
各伝送装置13.14の間の各メモリエリアにオーバラ
ップが生ずれば、優先度の高い伝送装置13に従ってメ
モリエリアの割付けが行なわれる。このようにして割付
けが行なわれると、第4図に示すように各伝送装置5.
6゜13.14の各メモリエリア16.17,18゜1
9が確保される。なお、各伝送装置5.6のように大容
量の場合、各メモリエリアを共用する為に各メモリエリ
アをブロックに分け、各ブロック毎に使用の禁止・許可
を設定して各メモリエリアのオーバラップを防止してい
る。
うち優先順位の最も高い例えば伝送装置13の設定情報
から読み取る。ここで、設定情報から異常な伝送装置が
あれば、その伝送装置の割付けは行わない。次にCPU
4はステップs2において割付けしようとする内部メモ
リのエリアに割付は要求が有るかを判断し、この要求が
有ればステップS3においてこのエリアが既に割付けら
れているかを判断する。この判断により割付けが行なわ
れていなければ、CPU4はステップs4に移って第4
図に示すように内部メモリ内に伝送装置13のメモリエ
リア16を確保する。次にCPU4はステップs5にお
いて各伝送装置のワード数やトーカ・リスナ等が設定さ
れている割付情報テーブルのアドレスを更新し、次のス
テップs6で割付けが完了したかを判断する。そこで、
割付けが完了していなければ、CPU4は再びステップ
s2に戻って優先順位に従って次の順位の例えば伝送装
置14に対するメモリエリアの割付けを行う。この割付
けは伝送装置13の割付けと同様にステップ82〜ステ
ツプs4が実行されることにより行なわれる。ここで、
各伝送装置13.14の間の各メモリエリアにオーバラ
ップが生ずれば、優先度の高い伝送装置13に従ってメ
モリエリアの割付けが行なわれる。このようにして割付
けが行なわれると、第4図に示すように各伝送装置5.
6゜13.14の各メモリエリア16.17,18゜1
9が確保される。なお、各伝送装置5.6のように大容
量の場合、各メモリエリアを共用する為に各メモリエリ
アをブロックに分け、各ブロック毎に使用の禁止・許可
を設定して各メモリエリアのオーバラップを防止してい
る。
このように上記一実施例においては、各伝送装置の種別
や割付はワード数等を設定し、予め設定された優先順位
に従って各伝送装置の割付はワード数等を読み取って各
伝送装置の各メモリエリアを順次割付けるようにしたの
で、各種の伝送装置5.6.13.14の各メモリエリ
ア16.17゜18.19をアドレスを判断せずに簡単
に割付けることができる。従って、各伝送装置のメモリ
エリアの割付けを容易にかつ早くでき、そのうえ誤設定
が無くなる。
や割付はワード数等を設定し、予め設定された優先順位
に従って各伝送装置の割付はワード数等を読み取って各
伝送装置の各メモリエリアを順次割付けるようにしたの
で、各種の伝送装置5.6.13.14の各メモリエリ
ア16.17゜18.19をアドレスを判断せずに簡単
に割付けることができる。従って、各伝送装置のメモリ
エリアの割付けを容易にかつ早くでき、そのうえ誤設定
が無くなる。
なお、本発明は上記一実施例に限定されるものでなくそ
の主旨を逸脱しない範囲で変形してもよい。例えば、プ
ログラマブルコントローラに限らず、複数の伝送装置の
メモリエリアを確保する場合に適用できる。
の主旨を逸脱しない範囲で変形してもよい。例えば、プ
ログラマブルコントローラに限らず、複数の伝送装置の
メモリエリアを確保する場合に適用できる。
[発明の効果]
以上詳記したように本発明によれば、各伝送装置に対し
てメモリエリアを自動的に割付けることができるエリア
割付は装置を提供できる。
てメモリエリアを自動的に割付けることができるエリア
割付は装置を提供できる。
第1図乃至第4図は本発明に係わるエリア割付は装置の
一実施例を説明するための図であって、第1図はプログ
ラマブルコントローラの伝送装置に適用した場合の構成
図、第2図は割付は流れ図、第3図はプログラマブル装
置で設定した各情報の表示例を示す図、第4図はメモリ
エリアの割付は状態を示す模式図である。 1.2・・・ユニット、3・・・プログラミング装置、
4・・・CPU、5,6,13.14・・・伝送装置、
7〜12・・・I10ポート。 出願人代理人 弁理士 鈴江武彦 第1 図 第2 図 第 図
一実施例を説明するための図であって、第1図はプログ
ラマブルコントローラの伝送装置に適用した場合の構成
図、第2図は割付は流れ図、第3図はプログラマブル装
置で設定した各情報の表示例を示す図、第4図はメモリ
エリアの割付は状態を示す模式図である。 1.2・・・ユニット、3・・・プログラミング装置、
4・・・CPU、5,6,13.14・・・伝送装置、
7〜12・・・I10ポート。 出願人代理人 弁理士 鈴江武彦 第1 図 第2 図 第 図
Claims (1)
- 中央処理装置に接続された各伝送装置等に対して伝送時
に使用する各メモリエリアを割付けるエリア割付け装置
において、前記各伝送装置の種別や割付けワード数等を
設定するシステム設定手段と、このシステム設定手段で
設定された前記各伝送装置の割付けワード数等を読み取
り予め設定された前記各伝送装置の優先順位に従って各
伝送装置の各メモリエリアを順次割付ける割付け手段と
を具備したことを特徴とするエリア割付け装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1094878A JP2736114B2 (ja) | 1989-04-14 | 1989-04-14 | エリア割付け装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1094878A JP2736114B2 (ja) | 1989-04-14 | 1989-04-14 | エリア割付け装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02272661A true JPH02272661A (ja) | 1990-11-07 |
JP2736114B2 JP2736114B2 (ja) | 1998-04-02 |
Family
ID=14122312
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1094878A Expired - Lifetime JP2736114B2 (ja) | 1989-04-14 | 1989-04-14 | エリア割付け装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2736114B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008059532A (ja) * | 2006-09-04 | 2008-03-13 | Omron Corp | 制御システム設定管理システム |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56162138A (en) * | 1980-05-19 | 1981-12-12 | Hitachi Ltd | Terminal control device |
-
1989
- 1989-04-14 JP JP1094878A patent/JP2736114B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56162138A (en) * | 1980-05-19 | 1981-12-12 | Hitachi Ltd | Terminal control device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008059532A (ja) * | 2006-09-04 | 2008-03-13 | Omron Corp | 制御システム設定管理システム |
Also Published As
Publication number | Publication date |
---|---|
JP2736114B2 (ja) | 1998-04-02 |
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