JPS6258356A - Ｄｍａ制御装置 - Google Patents
Ｄｍａ制御装置Info
- Publication number
- JPS6258356A JPS6258356A JP11163785A JP11163785A JPS6258356A JP S6258356 A JPS6258356 A JP S6258356A JP 11163785 A JP11163785 A JP 11163785A JP 11163785 A JP11163785 A JP 11163785A JP S6258356 A JPS6258356 A JP S6258356A
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- Japan
- Prior art keywords
- address
- transfer
- memory
- dma
- speed
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明は、ＤＭＡ対象アドレス空間を構成する各アド
レス毎に転送方向指定を可能としたＤＭＡ制御装置に関
する。
レス毎に転送方向指定を可能としたＤＭＡ制御装置に関
する。
（発明の概要）
この発明は、高速アクセスメモリの各アドレスに当該ア
ドレスのＤＭＡ転送に係る１ビットの転送方向情報を記
憶させ、これをアドレス歩進と同期して読出しＤＭＡ転
送に係る相互機器に供給することにより、アドレス毎に
転送方向が異なるような場合であっても、ＤＭＡ対象ア
ドレス空間の指定及び起動指令については一括して１回
で行なうことができるようにしたものである。
ドレスのＤＭＡ転送に係る１ビットの転送方向情報を記
憶させ、これをアドレス歩進と同期して読出しＤＭＡ転
送に係る相互機器に供給することにより、アドレス毎に
転送方向が異なるような場合であっても、ＤＭＡ対象ア
ドレス空間の指定及び起動指令については一括して１回
で行なうことができるようにしたものである。
（従来技術とその問題点）
第１１図に従来のＤＭＡ制御装置のハードウェア構成を
示す。
示す。
同図において、ダイレクトメモリアクセスコントローラ
（以下、単にＤＭＡＣという）１は、例えばモトローラ
社の６８・４４等、に代表されるもので、図示しないＣ
ＰＵからのＤＭＡ対象アドレス空間の指定及びＤＭＡ転
送起動指令を受けて、当該アドレス空間を構成する一連
のアドレス信号を順次アドレスバス上に送出するもので
おる。
（以下、単にＤＭＡＣという）１は、例えばモトローラ
社の６８・４４等、に代表されるもので、図示しないＣ
ＰＵからのＤＭＡ対象アドレス空間の指定及びＤＭＡ転
送起動指令を受けて、当該アドレス空間を構成する一連
のアドレス信号を順次アドレスバス上に送出するもので
おる。
チップ選択回路２，３は、それぞれＤＭＡＣＩからＤＭ
Ａ中信号が到来するのに対応し、かつアドレスバスの所
定上位桁をデコードすることによってチップセレクト信
号を形成し、該当するメモリ４，５にそれぞれ供給する
。
Ａ中信号が到来するのに対応し、かつアドレスバスの所
定上位桁をデコードすることによってチップセレクト信
号を形成し、該当するメモリ４，５にそれぞれ供給する
。
また、ＤＭＡＣ１からはＲ／Ｗ信号が各アドレッシング
のたびに出力され、これをインバータ６で反転すること
により、ＤＭＡ転送を行なう相互のメモリ４，５の一方
にはＲ信号が、また他方にはＷ信号がそれぞれ供給され
る。
のたびに出力され、これをインバータ６で反転すること
により、ＤＭＡ転送を行なう相互のメモリ４，５の一方
にはＲ信号が、また他方にはＷ信号がそれぞれ供給され
る。
今ここで、第１２図に示されるように、メモリＡ４とメ
モリＢ５とは同一のアドレス空間に割り当てられ、かつ
アドレス空間＄００００〜＄１ＦＦＦについてはメモリ
ＡからメモリＢへ向けて、またアドレス空間＄２０００
〜＄３ＦＦＦについてはメモリＢからメモリＡへとＤＭ
Ａ転送を行なうものと仮定する。この場合、ＣＰＵにお
けるＤＭＡ転送用のプログラムは第１３図のフローチャ
ートの如く表わされる。− すなわち、まず、ＤＭＡＣ１に対して転送領域を＄００
００〜＄１ ＦＦＦにセットし、同時にＲ／Ｗ信号をリ
ードにセットする（ステップ１３００）。
モリＢ５とは同一のアドレス空間に割り当てられ、かつ
アドレス空間＄００００〜＄１ＦＦＦについてはメモリ
ＡからメモリＢへ向けて、またアドレス空間＄２０００
〜＄３ＦＦＦについてはメモリＢからメモリＡへとＤＭ
Ａ転送を行なうものと仮定する。この場合、ＣＰＵにお
けるＤＭＡ転送用のプログラムは第１３図のフローチャ
ートの如く表わされる。− すなわち、まず、ＤＭＡＣ１に対して転送領域を＄００
００〜＄１ ＦＦＦにセットし、同時にＲ／Ｗ信号をリ
ードにセットする（ステップ１３００）。
次いで、ＤＭＡＣ１に対して、ＤＭＡ転送起動を指令す
る（ステップ１３０１ ）。
る（ステップ１３０１ ）。
次いで、メモリ八からメモリＢへのＤＭＡ転送が終了し
たならば、今度はＤＭＡＣ１に対して転送領域を＄２０
００〜＄３ＦＦＦにセットし、同時にＲ／Ｗ信号をライ
トにセットする（ステップ１３０２＞。
たならば、今度はＤＭＡＣ１に対して転送領域を＄２０
００〜＄３ＦＦＦにセットし、同時にＲ／Ｗ信号をライ
トにセットする（ステップ１３０２＞。
次いでＤＭＡＣ１に対して、ＤＭＡ転送起動指令を与え
る（ステップ１３０３）。
る（ステップ１３０３）。
このように、従来のこの種ＤＭＡ制御装置にあっては、
連続する一連のアドレス空間に対してＤＭＡ転送を行な
う場合であっても、転送方向が部分的に異なるような場
合には、転送方向が同一である領域毎に転送領域を設定
し直さねばならず、このため一連のアドレス空間の中で
小領域毎に転送方向が異なるような場合には、転送領域
設定処理を頻繁に行なう結果、ＤＭＡ転送による高速転
送のメリットを充分に発揮し得ないという問題点があっ
た。
連続する一連のアドレス空間に対してＤＭＡ転送を行な
う場合であっても、転送方向が部分的に異なるような場
合には、転送方向が同一である領域毎に転送領域を設定
し直さねばならず、このため一連のアドレス空間の中で
小領域毎に転送方向が異なるような場合には、転送領域
設定処理を頻繁に行なう結果、ＤＭＡ転送による高速転
送のメリットを充分に発揮し得ないという問題点があっ
た。
（発明の目的）
この発明の目的は、一連のアドレス空間が更に転送方向
の異なる小空間に分割されているような場合であっても
、ＤＭＡＣに対する転送領域の設定処理Ｚ１１１ｒで済
ますことができ、これによりＤＭＡ転送による高速化の
メリットを充分に発揮できるようにしたＤＭＡ制御装置
を提供することにある。
の異なる小空間に分割されているような場合であっても
、ＤＭＡＣに対する転送領域の設定処理Ｚ１１１ｒで済
ますことができ、これによりＤＭＡ転送による高速化の
メリットを充分に発揮できるようにしたＤＭＡ制御装置
を提供することにある。
（発明の構成と効果）
この発明は上記の目的を達成するために、ＣＰＵから与
えられるＤＭＡ対象アドレス空間情報に基づいて、該当
する一連のアドレス信号を順次発生し、これをＤＭＡ転
送に係る相互の機器に供給するアドレス管理手段と； 前記アドレス信号でアクセス可能な高速メモリを有する
とともに、該メモリの各アドレスには当該アドレスのＤ
ＭＡ転送に係る１ビットの転送方向情報が記憶され、各
アドレス信号に対応して読み出された転送方向情報をＤ
ＭＡに係る相互の機器に供給する転送方向管理手段と： を具備することを特徴とする。
えられるＤＭＡ対象アドレス空間情報に基づいて、該当
する一連のアドレス信号を順次発生し、これをＤＭＡ転
送に係る相互の機器に供給するアドレス管理手段と； 前記アドレス信号でアクセス可能な高速メモリを有する
とともに、該メモリの各アドレスには当該アドレスのＤ
ＭＡ転送に係る１ビットの転送方向情報が記憶され、各
アドレス信号に対応して読み出された転送方向情報をＤ
ＭＡに係る相互の機器に供給する転送方向管理手段と： を具備することを特徴とする。
このような構成によれば、一連のアドレス空間が更に転
送方向の異なる小空間に分割されているような場合であ
っても、転送領域の設定処理については１回で済ますこ
とができ、ＤＭＡ転送による高速化のメリットを充分に
発揮させることができる。
送方向の異なる小空間に分割されているような場合であ
っても、転送領域の設定処理については１回で済ますこ
とができ、ＤＭＡ転送による高速化のメリットを充分に
発揮させることができる。
（実施例の説明）
第１図に本発明に係るＤＭＡ制御装置のハードウェア構
成を示す。なお、同図において従来例と同一構成部分に
ついては同符号を付して説明は省略する。
成を示す。なお、同図において従来例と同一構成部分に
ついては同符号を付して説明は省略する。
この実施例の特徴は、Ｒ／Ｗ信号を、リード／ライト制
御回路７が発生させる点にある。
御回路７が発生させる点にある。
第２図に示されるように、リード／ライト制御回路７は
、メモリ△４．Ｂ５のアクセスタイムに比べ、充分に高
速なアクセスタイムを有する高速メモリ７１を内蔵して
おり、この高速メモリ７１はメモリＡ４．メモリＢ５と
同一のアドレス空間に割り当てられている。
、メモリ△４．Ｂ５のアクセスタイムに比べ、充分に高
速なアクセスタイムを有する高速メモリ７１を内蔵して
おり、この高速メモリ７１はメモリＡ４．メモリＢ５と
同一のアドレス空間に割り当てられている。
また、高速メモリ７つは、アドレスバスを介してＤＭＡ
Ｃ１でアクセス可能になされ、またＤＭＡ中信号によっ
てチップセレクトされる。
Ｃ１でアクセス可能になされ、またＤＭＡ中信号によっ
てチップセレクトされる。
高速メモリ７つの各アドレスには、第３図に示されるよ
うに、各アドレスの転送方向に対応する１ビットの情報
が格納されており、従って順次各アドレスがアクセスさ
れることにより、高速メモリ７１からはｌ（１１１また
はＯ″が各アドレス毎に出力される。そして、読み出さ
れた信号はメモリＡ４に対してＲ信号として、またイン
バータ７２で反転されメモリＢ５に対してＷ信号として
供給される。
うに、各アドレスの転送方向に対応する１ビットの情報
が格納されており、従って順次各アドレスがアクセスさ
れることにより、高速メモリ７１からはｌ（１１１また
はＯ″が各アドレス毎に出力される。そして、読み出さ
れた信号はメモリＡ４に対してＲ信号として、またイン
バータ７２で反転されメモリＢ５に対してＷ信号として
供給される。
なお、高速メモリ７１としては、予め転送情報の出込ま
れたＲＯＭで構成したり、ＲＡＭで構成しシステムのイ
ニシャル処理によって転送方向情報を書込むなど様々な
構成を採用することができる。
れたＲＯＭで構成したり、ＲＡＭで構成しシステムのイ
ニシャル処理によって転送方向情報を書込むなど様々な
構成を採用することができる。
第４図は、ＣＰＵで行なわれるＤＭＡ制御処理の内容を
示すフローチャートである。同図に示されるように、こ
の実施例では、一連のアドレス空間か転送方向の異なる
小空間に分割されているような場合であっても、まず一
連のアドレス空間＄ｏｏｏｏ〜＄３ＦＦＦに転送領域を
セットし、（ステップ４００）、次いでＤＭＡＣ１に対
して転送起動指令を１回だけ与えさえすればよい（ステ
ップ４０１）。
示すフローチャートである。同図に示されるように、こ
の実施例では、一連のアドレス空間か転送方向の異なる
小空間に分割されているような場合であっても、まず一
連のアドレス空間＄ｏｏｏｏ〜＄３ＦＦＦに転送領域を
セットし、（ステップ４００）、次いでＤＭＡＣ１に対
して転送起動指令を１回だけ与えさえすればよい（ステ
ップ４０１）。
このように、この実施例に市っては、予め高速メモリの
各アドレスに転送方向情報を記憶しておきざえすれば、
ＤＭＡ転送時にあっては、ＤＭＡＣ１に対して転送領域
全体を一括して指定すればよく、このため一連のアドレ
ス空間が多数の転送領域に区画され、それぞれ転送領域
が異なるような場合であっても、転送領域の設定処理に
ついては１回で済み、ＤＭＡ転送による高速化のメリッ
トを充分に発揮させることができる。
各アドレスに転送方向情報を記憶しておきざえすれば、
ＤＭＡ転送時にあっては、ＤＭＡＣ１に対して転送領域
全体を一括して指定すればよく、このため一連のアドレ
ス空間が多数の転送領域に区画され、それぞれ転送領域
が異なるような場合であっても、転送領域の設定処理に
ついては１回で済み、ＤＭＡ転送による高速化のメリッ
トを充分に発揮させることができる。
なお、前記実施例では全アドレス空間を２つの小領域に
分け、ＤＭＡ転送する場合で説明したが、第５図、第６
図に示す如く、全アドレス空間を更に多数の小領域に分
割した場合でも、第６図に示されるように各小領域毎に
転送方向情報を高速メモリに記憶させればよいのは勿論
である。
分け、ＤＭＡ転送する場合で説明したが、第５図、第６
図に示す如く、全アドレス空間を更に多数の小領域に分
割した場合でも、第６図に示されるように各小領域毎に
転送方向情報を高速メモリに記憶させればよいのは勿論
である。
更に、前記実施例では、２個のメモリ相互間に゛ おい
てＤＭＡ転送を行なう場合で説明したが、第７図に示さ
れるように、アドレスバスに対してｎ個のメモリＭ、〜
Ｍｎを接続し、順次各メモリから読み出されたデータを
他のメモリへと転送するような場合には、第８図に示す
如く各メモリに接続されたＲ／Ｗ制御回路ＲＷ ＋〜Ｒ
Ｗｎ内の高速メモリ内に、第１０図に示す如く各アドレ
ス領域毎のデータ転送方向情報を記憶させ、他方第９図
に示す如く高速メモリの非反転出力を各メモリＭ１〜Ｍ
ｎのＲ／Ｗ端子に供給すればよい。
てＤＭＡ転送を行なう場合で説明したが、第７図に示さ
れるように、アドレスバスに対してｎ個のメモリＭ、〜
Ｍｎを接続し、順次各メモリから読み出されたデータを
他のメモリへと転送するような場合には、第８図に示す
如く各メモリに接続されたＲ／Ｗ制御回路ＲＷ ＋〜Ｒ
Ｗｎ内の高速メモリ内に、第１０図に示す如く各アドレ
ス領域毎のデータ転送方向情報を記憶させ、他方第９図
に示す如く高速メモリの非反転出力を各メモリＭ１〜Ｍ
ｎのＲ／Ｗ端子に供給すればよい。
この場合にも、ＤＭＡ転送起動については１回で済むた
め、何等ｃｐｕｉ理によって時間を費されるものではな
い。
め、何等ｃｐｕｉ理によって時間を費されるものではな
い。
このように本発明によれば、ＤＭＡＣに対する転送領域
設定処理及び起動指令を１回で済ませることができ、在
来のＤＭＡＣを用いた転送の場合に比べ、全体の転送時
間の短縮を図り、ＤＭＡ転送のメリットを充分に発揮さ
せることができる。
設定処理及び起動指令を１回で済ませることができ、在
来のＤＭＡＣを用いた転送の場合に比べ、全体の転送時
間の短縮を図り、ＤＭＡ転送のメリットを充分に発揮さ
せることができる。
第１図は本発明実施例のハードウェア構成を示すブロッ
ク図、第２図はり一ド／ライト制御回路の詳細を示すブ
ロック図、第３図は高速メモリの記憶内容を示すメモリ
マツプ、第４図はＣＰＵで行なわれるＤＭＡ制御処理の
フローチャート、第５図及び第６図はＤＭＡ転送領域を
多数の小領域に分割した場合における例を説明するメモ
リマツプ、第７図は多数のメモリ間においてＤＭＡ転送
を行なう場合における本発明ハードウェア構成を示すブ
ロック図、第８図は同多数のメモリ間におけるＤＭＡ転
送を行なう場合の高速メモリのメモリマツプ、第９図は
各リード・ライト制御回路ＲＷの詳細を示す図、第１０
図は各高速メモリＭ。 〜Ｍｎの記憶内容を示すメモリマツプである。 １・・・・・・・・・ＤＭＡＣ ２，３・・・チップ選択回路 ４．５・・・メモリ ７・・・・・・・・・リード／ライト制御回路７１・・
・・・・・・・高速メモリ 第１図 第２図 第３図 第４図 第５図 第６図 第８図 第９図 ・第１Ｏ図 第７２図 手続補正書 昭和６０年６月１２日
ク図、第２図はり一ド／ライト制御回路の詳細を示すブ
ロック図、第３図は高速メモリの記憶内容を示すメモリ
マツプ、第４図はＣＰＵで行なわれるＤＭＡ制御処理の
フローチャート、第５図及び第６図はＤＭＡ転送領域を
多数の小領域に分割した場合における例を説明するメモ
リマツプ、第７図は多数のメモリ間においてＤＭＡ転送
を行なう場合における本発明ハードウェア構成を示すブ
ロック図、第８図は同多数のメモリ間におけるＤＭＡ転
送を行なう場合の高速メモリのメモリマツプ、第９図は
各リード・ライト制御回路ＲＷの詳細を示す図、第１０
図は各高速メモリＭ。 〜Ｍｎの記憶内容を示すメモリマツプである。 １・・・・・・・・・ＤＭＡＣ ２，３・・・チップ選択回路 ４．５・・・メモリ ７・・・・・・・・・リード／ライト制御回路７１・・
・・・・・・・高速メモリ 第１図 第２図 第３図 第４図 第５図 第６図 第８図 第９図 ・第１Ｏ図 第７２図 手続補正書 昭和６０年６月１２日
Claims (1)
- （１）ＣＰＵから与えられるＤＭＡ対象アドレス空間情
報に基づいて、該当する一連のアドレス信号を順次発生
し、これをＤＭＡ転送に係る相互の機器に供給するアド
レス管理手段と； 前記アドレス信号でアクセス可能な高速メモリを有する
とともに、該メモリの各アドレスには当該アドレスのＤ
ＭＡ転送に係る１ビットの転送方向情報が記憶され、各
アドレス信号に対応して読み出された転送方向情報をＤ
ＭＡに係る相互の機器に供給する転送方向管理手段と； を具備することを特徴とするＤＭＡ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11163785A JPS6258356A (ja) | 1985-05-24 | 1985-05-24 | Ｄｍａ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11163785A JPS6258356A (ja) | 1985-05-24 | 1985-05-24 | Ｄｍａ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6258356A true JPS6258356A (ja) | 1987-03-14 |
Family
ID=14566356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11163785A Pending JPS6258356A (ja) | 1985-05-24 | 1985-05-24 | Ｄｍａ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6258356A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007039060A (ja) * | 2005-08-01 | 2007-02-15 | Toyo Seikan Kaisha Ltd | プルリング付き酸素バリアキャップ |
| US10191087B2 (en) | 2007-08-14 | 2019-01-29 | Fluke Corporation | Automated storage of successive stable measurements in a digital multimeter |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5597630A (en) * | 1979-01-17 | 1980-07-25 | Hitachi Ltd | Data transfer system for data process system |
| JPS5759222A (en) * | 1980-09-29 | 1982-04-09 | Hitachi Ltd | Dma data transfer system |
-
1985
- 1985-05-24 JP JP11163785A patent/JPS6258356A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5597630A (en) * | 1979-01-17 | 1980-07-25 | Hitachi Ltd | Data transfer system for data process system |
| JPS5759222A (en) * | 1980-09-29 | 1982-04-09 | Hitachi Ltd | Dma data transfer system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007039060A (ja) * | 2005-08-01 | 2007-02-15 | Toyo Seikan Kaisha Ltd | プルリング付き酸素バリアキャップ |
| US10191087B2 (en) | 2007-08-14 | 2019-01-29 | Fluke Corporation | Automated storage of successive stable measurements in a digital multimeter |
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