JP2000003305A - フラッシュメモリ及びフラッシュメモリを搭載するシステム - Google Patents
フラッシュメモリ及びフラッシュメモリを搭載するシステムInfo
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Abstract
(57)【要約】
【課題】 簡単な構成でシステムの使用可能な記憶容量
を拡張する安価なフラッシュメモリを提供する。 【解決手段】 本発明のフラッシュメモリは、外部より
入力されるアドレス信号によって指定されるセクタアド
レスにデータの読み書きを行うフラッシュメモリにおい
て、連続する拡張アドレスが０ｈから順に割り当てられ
ると共に、該拡張アドレスの値に応じて０ｈから順に連
続するアドレス空間が割り当てられた各々同じ記憶容量
の複数のフラッシュメモリチップと、外部より入力され
るアドレス信号の内、０ｈのアドレスが割り当てられる
フラッシュメモリチップのセクタアドレスの指定に関与
するビットの内、最上位に位置するビットよりも上位の
ビットデータの値が、上記割り当てられた拡張アドレス
の値と一致するフラッシュメモリチップをアクセス可能
な状態に切り換えるチップセレクト回路を備える。
を拡張する安価なフラッシュメモリを提供する。 【解決手段】 本発明のフラッシュメモリは、外部より
入力されるアドレス信号によって指定されるセクタアド
レスにデータの読み書きを行うフラッシュメモリにおい
て、連続する拡張アドレスが０ｈから順に割り当てられ
ると共に、該拡張アドレスの値に応じて０ｈから順に連
続するアドレス空間が割り当てられた各々同じ記憶容量
の複数のフラッシュメモリチップと、外部より入力され
るアドレス信号の内、０ｈのアドレスが割り当てられる
フラッシュメモリチップのセクタアドレスの指定に関与
するビットの内、最上位に位置するビットよりも上位の
ビットデータの値が、上記割り当てられた拡張アドレス
の値と一致するフラッシュメモリチップをアクセス可能
な状態に切り換えるチップセレクト回路を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
の容量の拡張に関する。
の容量の拡張に関する。
【０００２】
【従来の技術】情報記録媒体としてフラッシュメモリチ
ップ（以下、単にチップという）を搭載するシステムに
おいて、該システムが使用可能な記憶容量を拡張するに
は、以下の2通りの方法がある。
ップ（以下、単にチップという）を搭載するシステムに
おいて、該システムが使用可能な記憶容量を拡張するに
は、以下の2通りの方法がある。
【０００３】第1の方法は、チップを大容量のものに交
換する方法である。例えば、システムの使用可能な記憶
容量を６４Ｍｂｉｔから、１２８Ｍｂｉｔに拡張する場
合を想定する。この場合、既に搭載している６４Ｍｂｉ
ｔの記憶容量のチップを取り除き、かわりに１２８Ｍｂ
ｉｔの記憶容量のチップを搭載する。これにより、シス
テムの制御部がチップイネーブル信号を切り換えること
なく、連続してアクセス可能なアドレス空間が０〜３Ｆ
ＦＦｈから０〜７ＦＦＦｈに拡大される。当該方法は、
システムが増設できるチップの数に制限がある場合に有
効である。しかし、当該第１の方法では、既に搭載され
ている６４Ｍｂｉｔの記憶容量のチップが無駄になって
しまう。また、大容量のチップは高価である。
換する方法である。例えば、システムの使用可能な記憶
容量を６４Ｍｂｉｔから、１２８Ｍｂｉｔに拡張する場
合を想定する。この場合、既に搭載している６４Ｍｂｉ
ｔの記憶容量のチップを取り除き、かわりに１２８Ｍｂ
ｉｔの記憶容量のチップを搭載する。これにより、シス
テムの制御部がチップイネーブル信号を切り換えること
なく、連続してアクセス可能なアドレス空間が０〜３Ｆ
ＦＦｈから０〜７ＦＦＦｈに拡大される。当該方法は、
システムが増設できるチップの数に制限がある場合に有
効である。しかし、当該第１の方法では、既に搭載され
ている６４Ｍｂｉｔの記憶容量のチップが無駄になって
しまう。また、大容量のチップは高価である。
【０００４】第2の方法は、チップを増設する方法であ
る。上記の場合と同様にシステムの使用する記憶容量を
６４Ｍｂｉｔから１２８Ｍｂｉｔに拡張する場合を想定
する。この場合、既に６４Ｍｂｉｔの記憶容量のチップ
を搭載しているシステムに、６４Ｍｂｉｔの記憶容量の
チップを増設する。当該方法は、システムが増設できる
チップの数に余裕のある場合に有効である。
る。上記の場合と同様にシステムの使用する記憶容量を
６４Ｍｂｉｔから１２８Ｍｂｉｔに拡張する場合を想定
する。この場合、既に６４Ｍｂｉｔの記憶容量のチップ
を搭載しているシステムに、６４Ｍｂｉｔの記憶容量の
チップを増設する。当該方法は、システムが増設できる
チップの数に余裕のある場合に有効である。
【０００５】図１０は、上記第２の方法に従い、既に６
４Ｍｂｉｔの記憶容量のチップ５０１を搭載するシステ
ムに、６４Ｍｂｉｔの記憶容量のチップ５０２を増設し
た状態を示す図である。チップ５０１及び５０２には、
各々０ｈ〜３ＦＦＦｈのアドレス空間が割り当てられて
いる。制御部５００は、データの書き込み又は読み出し
を行う際、”Ｌ”のチップイネーブル信号ＣＥ１＃又は
ＣＥ２＃を出力してチップ５０１又は５０２をアクセス
可能に切り換えた後、共通の信号線を介してデータの書
き込み又は読み出しのコマンドの出力、アクセスするセ
クタアドレスを指定するアドレス信号の出力、及び、書
き込みデータの出力又は読み出しデータの受け取りで構
成されるシーケンスを実行する。なお、上記チップイネ
ーブル信号の符号の後に使用する＃は、信号レベルの反
転を意味し、チップ５０１，５０２がＬｏｗアクティブ
であることを意味する。
４Ｍｂｉｔの記憶容量のチップ５０１を搭載するシステ
ムに、６４Ｍｂｉｔの記憶容量のチップ５０２を増設し
た状態を示す図である。チップ５０１及び５０２には、
各々０ｈ〜３ＦＦＦｈのアドレス空間が割り当てられて
いる。制御部５００は、データの書き込み又は読み出し
を行う際、”Ｌ”のチップイネーブル信号ＣＥ１＃又は
ＣＥ２＃を出力してチップ５０１又は５０２をアクセス
可能に切り換えた後、共通の信号線を介してデータの書
き込み又は読み出しのコマンドの出力、アクセスするセ
クタアドレスを指定するアドレス信号の出力、及び、書
き込みデータの出力又は読み出しデータの受け取りで構
成されるシーケンスを実行する。なお、上記チップイネ
ーブル信号の符号の後に使用する＃は、信号レベルの反
転を意味し、チップ５０１，５０２がＬｏｗアクティブ
であることを意味する。
【０００６】
【発明が解決しようとする課題】上記第２の方法によれ
ば、既に搭載している６４Ｍｂｉｔのチップを無駄にす
ることなく、システムの制御部５００の使用可能な記憶
容量を１２８Ｍｂｉｔに拡張することができる。しか
し、上記第１の方法では制御部５００がチップイネーブ
ル信号を切り換えることなく連続してアクセス可能なア
ドレス空間が０〜７ＦＦＦｈに拡張するのに対し、上記
第２の方法では制御部５００がチップイネーブル信号を
切り換えることなく連続してアクセス可能なアドレス空
間は０〜３ＦＦＦｈのままである。このため、アクセス
するデータのサイズによってはチップイネーブル信号を
繰り返し切り換えて、２つのチップ５０１及び５０２に
対して交互にデータの書き込み又は読み出しを行うこと
が必要となる。即ち、第２の方法は、上記第１の方法に
比べてチップイネーブル信号の切り換えに要する時間の
分だけアクセス速度が低下する。
ば、既に搭載している６４Ｍｂｉｔのチップを無駄にす
ることなく、システムの制御部５００の使用可能な記憶
容量を１２８Ｍｂｉｔに拡張することができる。しか
し、上記第１の方法では制御部５００がチップイネーブ
ル信号を切り換えることなく連続してアクセス可能なア
ドレス空間が０〜７ＦＦＦｈに拡張するのに対し、上記
第２の方法では制御部５００がチップイネーブル信号を
切り換えることなく連続してアクセス可能なアドレス空
間は０〜３ＦＦＦｈのままである。このため、アクセス
するデータのサイズによってはチップイネーブル信号を
繰り返し切り換えて、２つのチップ５０１及び５０２に
対して交互にデータの書き込み又は読み出しを行うこと
が必要となる。即ち、第２の方法は、上記第１の方法に
比べてチップイネーブル信号の切り換えに要する時間の
分だけアクセス速度が低下する。
【０００７】また、上記第２の方法では、増設したチッ
プの数だけ制御に要するチップイネーブル信号の数が増
える。制御部５００が制御できるチップイネーブル信号
の数には制限があり、一般にその数は少ない。このた
め、上記第２の方法では、十分な記憶容量の拡張を行う
ことができない場合がある。これに対し、上記チップイ
ネーブル端子の他に、チップセレクト用の信号を入力す
る専用の外部端子を備え、当該外部端子を介して入力さ
れる信号及びチップイネーブル信号の値に基づいて特定
されるチップをアクセス可能に切り換えるチップ選択回
路を内蔵する半導体装置が提案されている（特開平５−
２１０５７７号公報）。上記構成の半導体装置では、制
御に必要なチップイネーブル信号の数を増加することな
く、拡張できるチップの数を増加することができる。
プの数だけ制御に要するチップイネーブル信号の数が増
える。制御部５００が制御できるチップイネーブル信号
の数には制限があり、一般にその数は少ない。このた
め、上記第２の方法では、十分な記憶容量の拡張を行う
ことができない場合がある。これに対し、上記チップイ
ネーブル端子の他に、チップセレクト用の信号を入力す
る専用の外部端子を備え、当該外部端子を介して入力さ
れる信号及びチップイネーブル信号の値に基づいて特定
されるチップをアクセス可能に切り換えるチップ選択回
路を内蔵する半導体装置が提案されている（特開平５−
２１０５７７号公報）。上記構成の半導体装置では、制
御に必要なチップイネーブル信号の数を増加することな
く、拡張できるチップの数を増加することができる。
【０００８】しかし、上記構成の半導体装置を使用する
場合、システムの制御部５００は、チップイネーブル信
号の他に、アクセスするチップを特定するチップセレク
ト信号を新たに用意する必要が生じる。また、データの
書き込み又は読み出し時において、制御部５００は、コ
マンドの出力、アドレス信号の出力、及び、書き込みデ
ータの出力又は読み出しデータの受け取りで構成される
通常のシーケンスに、チップセレクト信号の生成及び出
力処理を追加することが必要となる。このためデータの
読み出し及び書き込み時におけるアクセス速度が低下し
てしまう。
場合、システムの制御部５００は、チップイネーブル信
号の他に、アクセスするチップを特定するチップセレク
ト信号を新たに用意する必要が生じる。また、データの
書き込み又は読み出し時において、制御部５００は、コ
マンドの出力、アドレス信号の出力、及び、書き込みデ
ータの出力又は読み出しデータの受け取りで構成される
通常のシーケンスに、チップセレクト信号の生成及び出
力処理を追加することが必要となる。このためデータの
読み出し及び書き込み時におけるアクセス速度が低下し
てしまう。
【０００９】本発明は、制御に必要なチップイネーブル
信号の数の増加や、アクセス速度の低下を伴わずに、シ
ステムの使用可能な記憶容量を拡張したフラッシュメモ
リ、及び当該フラッシュメモリを搭載するシステムを提
供することを目的とする。
信号の数の増加や、アクセス速度の低下を伴わずに、シ
ステムの使用可能な記憶容量を拡張したフラッシュメモ
リ、及び当該フラッシュメモリを搭載するシステムを提
供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の第１のフラッシ
ュメモリは、外部より入力されるアドレス信号によって
指定されるセクタアドレスにデータの書き込み又は読み
出しを行うフラッシュメモリにおいて、複数のフラッシ
ュメモリチップであって、連続する拡張アドレスが０ｈ
から順に割り当てられると共に、該拡張アドレスの値に
応じて０ｈから順に各フラッシュメモリチップを通して
連続するアドレス空間が割り当てられた各々同じ記憶容
量の複数のフラッシュメモリチップと、外部より入力さ
れるアドレス信号の内、０ｈのアドレスが割り当てられ
るフラッシュメモリチップのセクタアドレスの指定に関
与するビットの内、最上位に位置するビットよりも上位
のビットデータの値が、上記割り当てられた拡張アドレ
スの値と一致するフラッシュメモリチップをアクセス可
能な状態に切り換えるチップセレクト回路を備えること
を特徴とする。
ュメモリは、外部より入力されるアドレス信号によって
指定されるセクタアドレスにデータの書き込み又は読み
出しを行うフラッシュメモリにおいて、複数のフラッシ
ュメモリチップであって、連続する拡張アドレスが０ｈ
から順に割り当てられると共に、該拡張アドレスの値に
応じて０ｈから順に各フラッシュメモリチップを通して
連続するアドレス空間が割り当てられた各々同じ記憶容
量の複数のフラッシュメモリチップと、外部より入力さ
れるアドレス信号の内、０ｈのアドレスが割り当てられ
るフラッシュメモリチップのセクタアドレスの指定に関
与するビットの内、最上位に位置するビットよりも上位
のビットデータの値が、上記割り当てられた拡張アドレ
スの値と一致するフラッシュメモリチップをアクセス可
能な状態に切り換えるチップセレクト回路を備えること
を特徴とする。
【００１１】本発明の第２のフラッシュメモリは、外部
より入力されるアドレス信号によって指定されるセクタ
アドレスにデータの書き込み又は読み出しを行うフラッ
シュメモリにおいて、複数のフラッシュメモリチップで
あって、連続する拡張アドレスが０ｈから順に割り当て
られると共に、該拡張アドレスの値に応じて０ｈから順
に各フラッシュメモリチップを通して連続するアドレス
空間が割り当てられ、外部より入力されるアドレス信号
の内、０ｈのアドレスが割り当てられるフラッシュメモ
リチップのセクタアドレスの指定に関与するビットの
内、最上位に位置するビットよりも上位のビットデータ
の値が、上記割り当てられた拡張アドレスの値と一致す
る場合にアクセス可能な状態に切り換わる同一記憶容量
の複数のフラッシュメモリチップを備えることを特徴と
する。
より入力されるアドレス信号によって指定されるセクタ
アドレスにデータの書き込み又は読み出しを行うフラッ
シュメモリにおいて、複数のフラッシュメモリチップで
あって、連続する拡張アドレスが０ｈから順に割り当て
られると共に、該拡張アドレスの値に応じて０ｈから順
に各フラッシュメモリチップを通して連続するアドレス
空間が割り当てられ、外部より入力されるアドレス信号
の内、０ｈのアドレスが割り当てられるフラッシュメモ
リチップのセクタアドレスの指定に関与するビットの
内、最上位に位置するビットよりも上位のビットデータ
の値が、上記割り当てられた拡張アドレスの値と一致す
る場合にアクセス可能な状態に切り換わる同一記憶容量
の複数のフラッシュメモリチップを備えることを特徴と
する。
【００１２】本発明の第１のシステムは、フラッシュメ
モリを搭載し、該フラッシュメモリに割り当てられてい
るアドレス空間の内、アドレス信号により指定するセク
タアドレスに対してデータの書き込み又は読み出しを行
う制御部を備えるシステムにおいて、上記フラッシュメ
モリは、複数のフラッシュメモリチップであって、連続
する拡張アドレスが０ｈから順に割り当てられると共
に、該拡張アドレスの値に応じて０ｈから順に各フラッ
シュメモリチップを通して連続するアドレス空間が割り
当てられた各々同じ記憶容量の複数のフラッシュメモリ
チップと、外部より入力されるアドレス信号の内、０ｈ
のアドレスが割り当てられるフラッシュメモリチップの
セクタアドレスの指定に関与するビットの内、最上位に
位置するビットよりも上位のビットデータの値が、上記
割り当てられた拡張アドレスの値と一致するフラッシュ
メモリチップをアクセス可能な状態に切り換えるチップ
セレクト回路を備えることを特徴とする。
モリを搭載し、該フラッシュメモリに割り当てられてい
るアドレス空間の内、アドレス信号により指定するセク
タアドレスに対してデータの書き込み又は読み出しを行
う制御部を備えるシステムにおいて、上記フラッシュメ
モリは、複数のフラッシュメモリチップであって、連続
する拡張アドレスが０ｈから順に割り当てられると共
に、該拡張アドレスの値に応じて０ｈから順に各フラッ
シュメモリチップを通して連続するアドレス空間が割り
当てられた各々同じ記憶容量の複数のフラッシュメモリ
チップと、外部より入力されるアドレス信号の内、０ｈ
のアドレスが割り当てられるフラッシュメモリチップの
セクタアドレスの指定に関与するビットの内、最上位に
位置するビットよりも上位のビットデータの値が、上記
割り当てられた拡張アドレスの値と一致するフラッシュ
メモリチップをアクセス可能な状態に切り換えるチップ
セレクト回路を備えることを特徴とする。
【００１３】本発明の第２のシステムは、フラッシュメ
モリを搭載し、該フラッシュメモリに割り当てられてい
るアドレス空間の内、アドレス信号により指定するセク
タアドレスに対してデータの書き込み又は読み出しを行
う制御部を備えるシステムにおいて、上記フラッシュメ
モリは、複数のフラッシュメモリチップであって、連続
する拡張アドレスが０ｈから順に割り当てられると共
に、該拡張アドレスの値に応じて０ｈから順に各フラッ
シュメモリチップを通して連続するアドレス空間が割り
当てられ、外部より入力されるアドレス信号の内、０ｈ
のアドレスが割り当てられるフラッシュメモリチップの
セクタアドレスの指定に関与するビットの内、最上位に
位置するビットよりも上位のビットデータの値が、上記
割り当てられた拡張アドレスの値と一致する場合にアク
セス可能な状態に切り換わる同一記憶容量の複数のフラ
ッシュメモリチップを備えることを特徴とする。
モリを搭載し、該フラッシュメモリに割り当てられてい
るアドレス空間の内、アドレス信号により指定するセク
タアドレスに対してデータの書き込み又は読み出しを行
う制御部を備えるシステムにおいて、上記フラッシュメ
モリは、複数のフラッシュメモリチップであって、連続
する拡張アドレスが０ｈから順に割り当てられると共
に、該拡張アドレスの値に応じて０ｈから順に各フラッ
シュメモリチップを通して連続するアドレス空間が割り
当てられ、外部より入力されるアドレス信号の内、０ｈ
のアドレスが割り当てられるフラッシュメモリチップの
セクタアドレスの指定に関与するビットの内、最上位に
位置するビットよりも上位のビットデータの値が、上記
割り当てられた拡張アドレスの値と一致する場合にアク
セス可能な状態に切り換わる同一記憶容量の複数のフラ
ッシュメモリチップを備えることを特徴とする。
【００１４】
【発明の実施の形態】本発明のフラッシュメモリは、連
続する拡張アドレス（例えば、００，０１，１０，１
１）が割り当てられると共に、上記拡張アドレス順に連
続するアドレス空間（例えば、０〜３ＦＦＦｈ、４００
０〜７ＦＦＦｈ，８０００〜ＢＦＦＦｈ，Ｃ０００〜Ｆ
ＦＦＦｈ）が割り当てられた同一記憶容量（上記の場
合、６４Ｍｂｉｔの記憶容量）の４枚のフラッシュメモ
リチップ（以下、単にチップという）を１パッケージ内
に収めたフラッシュメモリであって、外部より入力され
るアドレス信号の内、０ｈのアドレスの割り当てられる
フラッシュメモリチップ（上記の場合、０ｈ〜３ＦＦＦ
ｈの割り当てられているチップ）のセクタアドレスを指
定に関与するビットの内、最上位に位置するビットより
も上位のビットデータ（上記の場合、上位２ビット）の
値が、上記割り当てられた拡張アドレスの値と一致する
フラッシュメモリチップをイネーブルに切り換える機能
を備えることを特徴とする。これにより、チップイネー
ブル信号を切り換えることなく、システムの制御部が、
１つのチップで構成されるフラッシュメモリとして、連
続して使用可能なアドレス空間を（上記の例では０〜３
ＦＦＦｈから０〜ＦＦＦＦｈの４倍に）拡張する。以
下、上記特徴を具備するフラッシュメモリの実施の形態
について説明する。
続する拡張アドレス（例えば、００，０１，１０，１
１）が割り当てられると共に、上記拡張アドレス順に連
続するアドレス空間（例えば、０〜３ＦＦＦｈ、４００
０〜７ＦＦＦｈ，８０００〜ＢＦＦＦｈ，Ｃ０００〜Ｆ
ＦＦＦｈ）が割り当てられた同一記憶容量（上記の場
合、６４Ｍｂｉｔの記憶容量）の４枚のフラッシュメモ
リチップ（以下、単にチップという）を１パッケージ内
に収めたフラッシュメモリであって、外部より入力され
るアドレス信号の内、０ｈのアドレスの割り当てられる
フラッシュメモリチップ（上記の場合、０ｈ〜３ＦＦＦ
ｈの割り当てられているチップ）のセクタアドレスを指
定に関与するビットの内、最上位に位置するビットより
も上位のビットデータ（上記の場合、上位２ビット）の
値が、上記割り当てられた拡張アドレスの値と一致する
フラッシュメモリチップをイネーブルに切り換える機能
を備えることを特徴とする。これにより、チップイネー
ブル信号を切り換えることなく、システムの制御部が、
１つのチップで構成されるフラッシュメモリとして、連
続して使用可能なアドレス空間を（上記の例では０〜３
ＦＦＦｈから０〜ＦＦＦＦｈの４倍に）拡張する。以
下、上記特徴を具備するフラッシュメモリの実施の形態
について説明する。
【００１５】（１）実施の形態１ 以下、実施の形態１にかかるフラッシュメモリ１００に
ついて説明する。図１は、フラッシュメモリ１００を搭
載するシステムの構成図である。フラッシュメモリ１０
０は、拡張アドレス（００，０１，１０，１１）が割り
当てられると共に、拡張アドレス順に連続するアドレス
空間（０〜３ＦＦＦｈ、４０００〜７ＦＦＦｈ，８００
０〜ＢＦＦＦｈ，Ｃ０００〜ＦＦＦＦｈ）の割り当てら
れた６４Ｍｂｉｔの記憶容量の４枚のフラッシュメモリ
チップ（以下、単にチップという）１１７〜１２０を、
１つのパッケージに内蔵する。システムの制御部５０と
フラッシュメモリ１００は、信号線５１及び５２により
接続される。
ついて説明する。図１は、フラッシュメモリ１００を搭
載するシステムの構成図である。フラッシュメモリ１０
０は、拡張アドレス（００，０１，１０，１１）が割り
当てられると共に、拡張アドレス順に連続するアドレス
空間（０〜３ＦＦＦｈ、４０００〜７ＦＦＦｈ，８００
０〜ＢＦＦＦｈ，Ｃ０００〜ＦＦＦＦｈ）の割り当てら
れた６４Ｍｂｉｔの記憶容量の４枚のフラッシュメモリ
チップ（以下、単にチップという）１１７〜１２０を、
１つのパッケージに内蔵する。システムの制御部５０と
フラッシュメモリ１００は、信号線５１及び５２により
接続される。
【００１６】制御部５０は、信号線５２を介して”Ｌ”
のチップイネーブル信号ＣＥ＃を出力してフラッシュメ
モリ１００をアクセス可能な状態に切り換えた後に、信
号線５１を介してデータの書き込み又は読み出しコマン
ドの出力、アドレス空間０〜ＦＦＦＦｈの内、アクセス
するセクタアドレスを指定する２バイト（１６ビット）
のアドレス信号の出力、及び、書き込みデータの出力又
は読み出しデータの受け取りで構成されるシーケンスを
実行する。なお、上記チップイネーブル信号の符号の後
に使用する＃は、信号レベルの反転を意味し、チップ１
１７〜１２０がＬｏｗアクティブであることを意味す
る。後に説明するように、フラッシュメモリ１００は、
チップを切り換えるための信号を別に用意することな
く、システムより入力されるアドレス信号の値に基づい
て、該アドレス信号により指定されるセクタアドレスが
割り当てられているチップをアクセス可能な状態に切り
換える。
のチップイネーブル信号ＣＥ＃を出力してフラッシュメ
モリ１００をアクセス可能な状態に切り換えた後に、信
号線５１を介してデータの書き込み又は読み出しコマン
ドの出力、アドレス空間０〜ＦＦＦＦｈの内、アクセス
するセクタアドレスを指定する２バイト（１６ビット）
のアドレス信号の出力、及び、書き込みデータの出力又
は読み出しデータの受け取りで構成されるシーケンスを
実行する。なお、上記チップイネーブル信号の符号の後
に使用する＃は、信号レベルの反転を意味し、チップ１
１７〜１２０がＬｏｗアクティブであることを意味す
る。後に説明するように、フラッシュメモリ１００は、
チップを切り換えるための信号を別に用意することな
く、システムより入力されるアドレス信号の値に基づい
て、該アドレス信号により指定されるセクタアドレスが
割り当てられているチップをアクセス可能な状態に切り
換える。
【００１７】図２は、フラッシュメモリ１００の構成図
である。フラッシュメモリ１００は、６４Ｍｂｉｔの記
憶容量の４枚のチップ１１７〜１２０を内蔵する。チッ
プ１１７は、拡張アドレス”００”が割り当てられると
共に、０ｈ〜３ＦＦＦｈのアドレスが割り当てられてい
る。チップ１１８は、拡張アドレス”０１”が割り当て
られると共に、４０００ｈ〜７ＦＦＦｈのアドレスが割
り当てられている。チップ１１９は、拡張アドレス”１
０”が割り当てられると共に、８０００ｈ〜ＢＦＦＦｈ
のアドレスが割り当てられている。チップ１２０は、拡
張アドレス”１１”が割り当てられると共に、Ｃ０００
ｈ〜ＦＦＦＦｈのアドレスが割り当てられている。
である。フラッシュメモリ１００は、６４Ｍｂｉｔの記
憶容量の４枚のチップ１１７〜１２０を内蔵する。チッ
プ１１７は、拡張アドレス”００”が割り当てられると
共に、０ｈ〜３ＦＦＦｈのアドレスが割り当てられてい
る。チップ１１８は、拡張アドレス”０１”が割り当て
られると共に、４０００ｈ〜７ＦＦＦｈのアドレスが割
り当てられている。チップ１１９は、拡張アドレス”１
０”が割り当てられると共に、８０００ｈ〜ＢＦＦＦｈ
のアドレスが割り当てられている。チップ１２０は、拡
張アドレス”１１”が割り当てられると共に、Ｃ０００
ｈ〜ＦＦＦＦｈのアドレスが割り当てられている。
【００１８】４枚のチップ１１７〜１２０には、フラッ
シュメモリ１００のパッケージ側部に設けるピン１０１
〜１０５，１１４〜１１６を介して動作電圧Ｖｃｃ、リ
セット信号ＲＥＳ＃等の所定の信号が入力される他、Ｉ
／Ｏ０〜Ｉ／Ｏ７の端子が割り当てられたピン１０６〜
１１３を介して、データの書き込み又は読み出しコマン
ド、２バイト（１６ビット）のアドレス信号（各１バイ
トのＳＡ１，ＳＡ２で構成される）、及び、書き込みデ
ータ又は読み出しデータの受け渡しが行われる。
シュメモリ１００のパッケージ側部に設けるピン１０１
〜１０５，１１４〜１１６を介して動作電圧Ｖｃｃ、リ
セット信号ＲＥＳ＃等の所定の信号が入力される他、Ｉ
／Ｏ０〜Ｉ／Ｏ７の端子が割り当てられたピン１０６〜
１１３を介して、データの書き込み又は読み出しコマン
ド、２バイト（１６ビット）のアドレス信号（各１バイ
トのＳＡ１，ＳＡ２で構成される）、及び、書き込みデ
ータ又は読み出しデータの受け渡しが行われる。
【００１９】制御部５０より出力される上記アドレス信
号は、各１バイトのＳＡ１，ＳＡ２よりなる１６ビット
のデータであり、０〜ＦＦＦＦｈの範囲の値をとる。次
の表１は、Ｉ／Ｏ０〜Ｉ／Ｏ７より1バイト単位でパラ
レルに入力される信号ＳＡ１，ＳＡ２と、上記アドレス
の指定に用いる１６ビットのデータ（Ａ０〜Ａ１５）と
の対応を示す。なお、ｂｉｔｎ（ｎは０〜７の整数）
は、１バイトデータの各ビット位置を表す。
号は、各１バイトのＳＡ１，ＳＡ２よりなる１６ビット
のデータであり、０〜ＦＦＦＦｈの範囲の値をとる。次
の表１は、Ｉ／Ｏ０〜Ｉ／Ｏ７より1バイト単位でパラ
レルに入力される信号ＳＡ１，ＳＡ２と、上記アドレス
の指定に用いる１６ビットのデータ（Ａ０〜Ａ１５）と
の対応を示す。なお、ｂｉｔｎ（ｎは０〜７の整数）
は、１バイトデータの各ビット位置を表す。
【表１】
【００２０】アドレス空間０〜３ＦＦＦｈに対してアク
セスを行う場合、アドレス信号の上位２ビットのデータ
Ａ１４，Ａ１５（信号ＳＡ２のｂｉｔ６，ｂｉｔ７のビ
ットデータ）は、”０”，”０”である。アドレス空間
４０００〜７ＦＦＦｈに対してアクセスを行う場合、ア
ドレス信号のビットデータＡ１４，１５は、”１”，”
０”である。アドレス空間８０００〜ＢＦＦＦｈに対し
てアクセスを行う場合、アドレス信号のビットデータＡ
１４，Ａ１５は、”０”，”１”である。アドレス空間
Ｃ０００〜ＦＦＦＦｈに対してアクセスを行う場合、ア
ドレス信号のビットデータＡ１４，１５は、”１”，”
１”である。
セスを行う場合、アドレス信号の上位２ビットのデータ
Ａ１４，Ａ１５（信号ＳＡ２のｂｉｔ６，ｂｉｔ７のビ
ットデータ）は、”０”，”０”である。アドレス空間
４０００〜７ＦＦＦｈに対してアクセスを行う場合、ア
ドレス信号のビットデータＡ１４，１５は、”１”，”
０”である。アドレス空間８０００〜ＢＦＦＦｈに対し
てアクセスを行う場合、アドレス信号のビットデータＡ
１４，Ａ１５は、”０”，”１”である。アドレス空間
Ｃ０００〜ＦＦＦＦｈに対してアクセスを行う場合、ア
ドレス信号のビットデータＡ１４，１５は、”１”，”
１”である。
【００２１】フラッシュメモリ１００は、制御部５０よ
り入力される上記アドレス信号のビットデータＡ１４，
Ａ１５（信号ＳＡ２のｂｉｔ６及びｂｉｔ７のビットデ
ータ）の値（Ａ１５，Ａ１４の順に並べたデータの値）
を拡張アドレスとして取り扱い、該当する拡張アドレス
の割り当てられたチップをアクセス対象として選択する
チップセレクト回路１３０（図中、点線で囲んで示す）
を備える。チップセレクト回路１３０は、デコーダ１２
１及びＮＡＮＤゲート１２２〜１２５より構成される。
なお、上記デコーダ１２１は、信号ＳＡ２が入力される
シーケンスでのみ有効となる。
り入力される上記アドレス信号のビットデータＡ１４，
Ａ１５（信号ＳＡ２のｂｉｔ６及びｂｉｔ７のビットデ
ータ）の値（Ａ１５，Ａ１４の順に並べたデータの値）
を拡張アドレスとして取り扱い、該当する拡張アドレス
の割り当てられたチップをアクセス対象として選択する
チップセレクト回路１３０（図中、点線で囲んで示す）
を備える。チップセレクト回路１３０は、デコーダ１２
１及びＮＡＮＤゲート１２２〜１２５より構成される。
なお、上記デコーダ１２１は、信号ＳＡ２が入力される
シーケンスでのみ有効となる。
【００２２】デコーダ１２１は２つの入力端子及び４つ
の出力端子を持つ。上記２つの入力端子には、Ｉ／Ｏ
６，Ｉ／Ｏ７の割り当てられているピン１１２，１１３
が接続される。上記４つの出力端子は、２入力ＮＡＮＤ
ゲート１１２〜１１５の一方の入力端子に接続される。
２入力ＮＡＮＤゲート１１２〜１１５の他方の入力端子
は、インバータ１３１を介してチップイネーブル端子１
２０に接続されている。ＮＡＮＤゲート１１２〜１１５
の出力端子は、各チップ１１７〜１２０のチップイネー
ブル端子１２６〜１２９に接続されている。
の出力端子を持つ。上記２つの入力端子には、Ｉ／Ｏ
６，Ｉ／Ｏ７の割り当てられているピン１１２，１１３
が接続される。上記４つの出力端子は、２入力ＮＡＮＤ
ゲート１１２〜１１５の一方の入力端子に接続される。
２入力ＮＡＮＤゲート１１２〜１１５の他方の入力端子
は、インバータ１３１を介してチップイネーブル端子１
２０に接続されている。ＮＡＮＤゲート１１２〜１１５
の出力端子は、各チップ１１７〜１２０のチップイネー
ブル端子１２６〜１２９に接続されている。
【００２３】ピン１１２及び１１３を介して入力される
上記アドレス信号のビットデータＡ１４，Ａ１５（信号
ＳＡ２のｂｉｔ６及びｂｉｔ７のビットデータ）が”
０”，”０”の場合、デコーダ１２１は”Ｈ”の制御信
号をＮＡＮＤゲート１２２に出力する。端子１２６を介
して入力されるチップイネーブル信号ＣＥ＃が”Ｌ”の
場合、ＮＡＮＤゲート１２２は上記”Ｈ”の制御信号の
入力に応じて”Ｌ”の信号をチップ１１７のチップイネ
ーブル端子に出力し、拡張アドレス”００”及びアドレ
ス空間０〜３ＦＦＦｈの割り当てられているチップ１１
７をアクセス可能な状態に切り換える。
上記アドレス信号のビットデータＡ１４，Ａ１５（信号
ＳＡ２のｂｉｔ６及びｂｉｔ７のビットデータ）が”
０”，”０”の場合、デコーダ１２１は”Ｈ”の制御信
号をＮＡＮＤゲート１２２に出力する。端子１２６を介
して入力されるチップイネーブル信号ＣＥ＃が”Ｌ”の
場合、ＮＡＮＤゲート１２２は上記”Ｈ”の制御信号の
入力に応じて”Ｌ”の信号をチップ１１７のチップイネ
ーブル端子に出力し、拡張アドレス”００”及びアドレ
ス空間０〜３ＦＦＦｈの割り当てられているチップ１１
７をアクセス可能な状態に切り換える。
【００２４】ピン１１２及び１１３を介して入力される
上記アドレス信号のビットデータＡ１４，Ａ１５（信号
ＳＡ２のｂｉｔ６及びｂｉｔ７のビットデータ）が”
１”，”０”の場合、デコーダ１２１は”Ｈ”の制御信
号をＮＡＮＤゲート１２３に出力する。端子１２６を介
して入力されるチップイネーブル信号ＣＥ＃が”Ｌ”の
場合、ＮＡＮＤゲート１２３は上記”Ｈ”の制御信号の
入力に応じて”Ｌ”の信号をチップ１１８のチップイネ
ーブル端子に出力し、拡張アドレス”０１”及びアドレ
ス空間４０００〜７ＦＦＦｈの割り当てられているチッ
プ１１８をアクセス可能な状態に切り換える。
上記アドレス信号のビットデータＡ１４，Ａ１５（信号
ＳＡ２のｂｉｔ６及びｂｉｔ７のビットデータ）が”
１”，”０”の場合、デコーダ１２１は”Ｈ”の制御信
号をＮＡＮＤゲート１２３に出力する。端子１２６を介
して入力されるチップイネーブル信号ＣＥ＃が”Ｌ”の
場合、ＮＡＮＤゲート１２３は上記”Ｈ”の制御信号の
入力に応じて”Ｌ”の信号をチップ１１８のチップイネ
ーブル端子に出力し、拡張アドレス”０１”及びアドレ
ス空間４０００〜７ＦＦＦｈの割り当てられているチッ
プ１１８をアクセス可能な状態に切り換える。
【００２５】ピン１１２及び１１３を介して入力される
上記アドレス信号のビットデータＡ１４，Ａ１５（信号
ＳＡ２のｂｉｔ６及びｂｉｔ７のビットデータ）が”
０”，”１”の場合、デコーダ１２１は”Ｈ”の制御信
号をＮＡＮＤゲート１２４に出力する。端子１２６を介
して入力されるチップイネーブル信号ＣＥ＃が”Ｌ”の
場合、ＡＮＤゲート１２４は上記”Ｈ”の制御信号の入
力に応じて”Ｌ”の信号をチップ１１９のチップイネー
ブル端子に出力し、拡張アドレス”１０”及びアドレス
空間８０００〜ＢＦＦＦｈの割り当てられているチップ
１１９をアクセス可能な状態に切り換える。
上記アドレス信号のビットデータＡ１４，Ａ１５（信号
ＳＡ２のｂｉｔ６及びｂｉｔ７のビットデータ）が”
０”，”１”の場合、デコーダ１２１は”Ｈ”の制御信
号をＮＡＮＤゲート１２４に出力する。端子１２６を介
して入力されるチップイネーブル信号ＣＥ＃が”Ｌ”の
場合、ＡＮＤゲート１２４は上記”Ｈ”の制御信号の入
力に応じて”Ｌ”の信号をチップ１１９のチップイネー
ブル端子に出力し、拡張アドレス”１０”及びアドレス
空間８０００〜ＢＦＦＦｈの割り当てられているチップ
１１９をアクセス可能な状態に切り換える。
【００２６】ピン１１２及び１１３を介して入力される
上記アドレス信号のビットデータＡ１４，Ａ１５（信号
ＳＡ２のｂｉｔ６及びｂｉｔ７のビットデータ）が”
１”，”１”の場合、デコーダ１２１は”Ｈ”の制御信
号をＮＡＮＤゲート１２５に出力する。端子１２６を介
して入力されるチップイネーブル信号ＣＥ＃が”Ｌ”の
場合、ＮＡＮＤゲート１２５は上記”Ｈ”の制御信号の
入力に応じて”Ｌ”の信号をチップ１２０のチップイネ
ーブル端子に出力し、拡張アドレス”１１”及びアドレ
ス空間Ｃ０００〜ＦＦＦＦｈの割り当てられているチッ
プ１２０をアクセス可能な状態に切り換える。
上記アドレス信号のビットデータＡ１４，Ａ１５（信号
ＳＡ２のｂｉｔ６及びｂｉｔ７のビットデータ）が”
１”，”１”の場合、デコーダ１２１は”Ｈ”の制御信
号をＮＡＮＤゲート１２５に出力する。端子１２６を介
して入力されるチップイネーブル信号ＣＥ＃が”Ｌ”の
場合、ＮＡＮＤゲート１２５は上記”Ｈ”の制御信号の
入力に応じて”Ｌ”の信号をチップ１２０のチップイネ
ーブル端子に出力し、拡張アドレス”１１”及びアドレ
ス空間Ｃ０００〜ＦＦＦＦｈの割り当てられているチッ
プ１２０をアクセス可能な状態に切り換える。
【００２７】以上、説明したようにフラッシュメモリ１
００は、チップを切り換えるための信号を別に用意する
ことなく、システムより入力されるアドレス信号の値に
基づいて、該アドレス信号により指定されるセクタアド
レスが割り当てられているチップをアクセス可能な状態
に切り換える。このため、フラッシュメモリ１００を使
用するシステムの制御部５０は、６４Ｍｂｉｔの記憶容
量の４枚のチップ１１７〜１２０からなるフラッシュメ
モリ１００を、連続したアドレス空間０〜ＦＦＦＦｈを
有する２５６Ｍｂｉｔの記憶容量の１枚のチップからな
るフラッシュメモリと全く同様に取り扱うことができ
る。制御部５０は、データの書き込み及び読み出し時
に、チップを切り換えるシーケンスを必要としないた
め、迅速なデータ処理を実現することができる。
００は、チップを切り換えるための信号を別に用意する
ことなく、システムより入力されるアドレス信号の値に
基づいて、該アドレス信号により指定されるセクタアド
レスが割り当てられているチップをアクセス可能な状態
に切り換える。このため、フラッシュメモリ１００を使
用するシステムの制御部５０は、６４Ｍｂｉｔの記憶容
量の４枚のチップ１１７〜１２０からなるフラッシュメ
モリ１００を、連続したアドレス空間０〜ＦＦＦＦｈを
有する２５６Ｍｂｉｔの記憶容量の１枚のチップからな
るフラッシュメモリと全く同様に取り扱うことができ
る。制御部５０は、データの書き込み及び読み出し時
に、チップを切り換えるシーケンスを必要としないた
め、迅速なデータ処理を実現することができる。
【００２８】なお、フラッシュメモリ１００では、６４
Ｍｂｉｔの記憶容量のチップを１枚のパッケージに４枚
内蔵する場合を想定したが、例えば、３２Ｍｂｉｔの記
憶容量のチップを１枚のパッケージに８枚内蔵する構成
を採用してもよい。この場合、各チップに３ビットの拡
張アドレス（０００，００１，０１０，０１１，…）を
割り当てると共に、拡張アドレス順に連続するアドレス
空間（０〜１ＦＦＦｈ，２０００ｈ〜３ＦＦＦｈ，４０
００〜５ＦＦＦｈ，６０００〜７ＦＦＦｈ，…）を割り
当て、システムより入力されるアドレス信号（０〜ＦＦ
ＦＦｈ）のビットデータＡ１２，Ａ１３，Ａ１４を、Ａ
１４，Ａ１３，Ａ１２の順に並べてなる拡張アドレスと
して取り扱い、該当する拡張アドレスの割り当てられて
いるチップをイネーブルに切り換えるチップセレクト回
路を備えればよい。
Ｍｂｉｔの記憶容量のチップを１枚のパッケージに４枚
内蔵する場合を想定したが、例えば、３２Ｍｂｉｔの記
憶容量のチップを１枚のパッケージに８枚内蔵する構成
を採用してもよい。この場合、各チップに３ビットの拡
張アドレス（０００，００１，０１０，０１１，…）を
割り当てると共に、拡張アドレス順に連続するアドレス
空間（０〜１ＦＦＦｈ，２０００ｈ〜３ＦＦＦｈ，４０
００〜５ＦＦＦｈ，６０００〜７ＦＦＦｈ，…）を割り
当て、システムより入力されるアドレス信号（０〜ＦＦ
ＦＦｈ）のビットデータＡ１２，Ａ１３，Ａ１４を、Ａ
１４，Ａ１３，Ａ１２の順に並べてなる拡張アドレスと
して取り扱い、該当する拡張アドレスの割り当てられて
いるチップをイネーブルに切り換えるチップセレクト回
路を備えればよい。
【００２９】（２）実施の形態２ 以下、実施の形態２にかかるフラッシュメモリ２００つ
いて説明する。図３は、フラッシュメモリ２００を使用
するシステムの構成図である。フラッシュメモリ２００
は、拡張アドレス（００，０１，１０，１１）が割り当
てられると共に、拡張アドレス順にアドレス空間（０〜
３ＦＦＦｈ、４０００〜７ＦＦＦｈ、８０００〜ＢＦＦ
Ｆｈ、Ｃ０００〜ＦＦＦＦｈ）の割り当てられた６４Ｍ
ｂｉｔの記憶容量の４枚のフラッシュメモリチップ２２
０〜２２３を、１枚のパッケージに内蔵する。システム
の制御部１５０とフラッシュメモリ２００は、信号線１
５１及び１５２により接続される。
いて説明する。図３は、フラッシュメモリ２００を使用
するシステムの構成図である。フラッシュメモリ２００
は、拡張アドレス（００，０１，１０，１１）が割り当
てられると共に、拡張アドレス順にアドレス空間（０〜
３ＦＦＦｈ、４０００〜７ＦＦＦｈ、８０００〜ＢＦＦ
Ｆｈ、Ｃ０００〜ＦＦＦＦｈ）の割り当てられた６４Ｍ
ｂｉｔの記憶容量の４枚のフラッシュメモリチップ２２
０〜２２３を、１枚のパッケージに内蔵する。システム
の制御部１５０とフラッシュメモリ２００は、信号線１
５１及び１５２により接続される。
【００３０】制御部１５０は、信号線１５２を介して”
Ｌ”のチップイネーブル信号ＣＥ＃を出力してフラッシ
ュメモリ２００をアクセス可能な状態に切り換えた後
に、信号線１５１を介してデータの書き込み又は読み出
しコマンドの出力、アドレス空間０〜ＦＦＦＦｈの内、
アクセスするセクタアドレスを指定する２バイト（１６
ビット）のアドレス信号の出力、及び、書き込みデータ
の出力又は読み出しデータの受け取りで構成されるシー
ケンスを実行する。なお、上記チップイネーブル信号の
符号の後に使用する＃は、信号レベルの反転を意味し、
チップ２２０〜２２３がＬｏｗアクティブであることを
意味する。後に説明するように、フラッシュメモリ２０
０は、チップを切り換えるための信号を別に用意するこ
となく、システムより入力されるアドレス信号の値に基
づいて、該アドレス信号により指定されるセクタアドレ
スが割り当てられているチップをアクセス可能な状態に
切り換える。
Ｌ”のチップイネーブル信号ＣＥ＃を出力してフラッシ
ュメモリ２００をアクセス可能な状態に切り換えた後
に、信号線１５１を介してデータの書き込み又は読み出
しコマンドの出力、アドレス空間０〜ＦＦＦＦｈの内、
アクセスするセクタアドレスを指定する２バイト（１６
ビット）のアドレス信号の出力、及び、書き込みデータ
の出力又は読み出しデータの受け取りで構成されるシー
ケンスを実行する。なお、上記チップイネーブル信号の
符号の後に使用する＃は、信号レベルの反転を意味し、
チップ２２０〜２２３がＬｏｗアクティブであることを
意味する。後に説明するように、フラッシュメモリ２０
０は、チップを切り換えるための信号を別に用意するこ
となく、システムより入力されるアドレス信号の値に基
づいて、該アドレス信号により指定されるセクタアドレ
スが割り当てられているチップをアクセス可能な状態に
切り換える。
【００３１】図４は、フラッシュメモリ２００の構成図
である。フラッシュメモリ２００は、６４Ｍｂｉｔの記
憶容量の４枚のチップ２２０〜２２３を内蔵する。チッ
プ２２０〜２２３は、データの記憶領域の他に、割り当
てられた拡張アドレスを記憶する各１バイトのレジスタ
部２２４〜２２７を備える。図５に示すように、各チッ
プ２２０〜２２３は、上記レジスタ部２２４〜２２７の
ｂｉｔ０及びｂｉｔ１からなる２ビットデータに、割り
当てられた拡張アドレスの値を記憶する。ｂｉｔ２〜ｂ
ｉｔ７の各ビットデータは無視する。
である。フラッシュメモリ２００は、６４Ｍｂｉｔの記
憶容量の４枚のチップ２２０〜２２３を内蔵する。チッ
プ２２０〜２２３は、データの記憶領域の他に、割り当
てられた拡張アドレスを記憶する各１バイトのレジスタ
部２２４〜２２７を備える。図５に示すように、各チッ
プ２２０〜２２３は、上記レジスタ部２２４〜２２７の
ｂｉｔ０及びｂｉｔ１からなる２ビットデータに、割り
当てられた拡張アドレスの値を記憶する。ｂｉｔ２〜ｂ
ｉｔ７の各ビットデータは無視する。
【００３２】チップ２２０〜２２３は、上記レジスタ部
２２４〜２２７に記憶する拡張アドレス（００，０１，
…）順に、アドレス空間（０〜３ＦＦＦｈ，４０００〜
７ＦＦＦｈ，…）が割り当てられる。チップ２２０は、
拡張アドレス”００”が割り当てられると共に、０〜３
ＦＦＦｈのアドレス空間が割り当てられる。チップ２２
１は、拡張アドレス”０１”が割り当てられると共に、
４０００〜７ＦＦＦｈのアドレス空間が割り当てられ
る。チップ２２２は、拡張アドレス”１０”が割り当て
られてると共に、８０００〜ＢＦＦＦｈのアドレス空間
が割り当てられる。チップ２２３は、拡張アドレス”１
１”が割り当てられると共に、Ｃ０００〜ＦＦＦＦｈの
アドレス空間が割り当てられる。
２２４〜２２７に記憶する拡張アドレス（００，０１，
…）順に、アドレス空間（０〜３ＦＦＦｈ，４０００〜
７ＦＦＦｈ，…）が割り当てられる。チップ２２０は、
拡張アドレス”００”が割り当てられると共に、０〜３
ＦＦＦｈのアドレス空間が割り当てられる。チップ２２
１は、拡張アドレス”０１”が割り当てられると共に、
４０００〜７ＦＦＦｈのアドレス空間が割り当てられ
る。チップ２２２は、拡張アドレス”１０”が割り当て
られてると共に、８０００〜ＢＦＦＦｈのアドレス空間
が割り当てられる。チップ２２３は、拡張アドレス”１
１”が割り当てられると共に、Ｃ０００〜ＦＦＦＦｈの
アドレス空間が割り当てられる。
【００３３】上記４枚のチップ２２０，２２１，２２
２，２２３には、フラッシュメモリ２００のパッケージ
側部に設けるピン２０１〜２０５，２１４〜２１６を介
して動作電圧Ｖｃｃ、リセット信号ＲＥＳ＃等の所定の
信号が入力される他、Ｉ／Ｏ０〜Ｉ／Ｏ７の端子が割り
当てられたピン２０６〜２１３を介して、データの書き
込み又は読み出しコマンド、アクセスするセクタアドレ
スを指定する２バイト（１６ビット）のアドレス信号、
書き込みデータ又は読み出しデータの授受が行われる。
２，２２３には、フラッシュメモリ２００のパッケージ
側部に設けるピン２０１〜２０５，２１４〜２１６を介
して動作電圧Ｖｃｃ、リセット信号ＲＥＳ＃等の所定の
信号が入力される他、Ｉ／Ｏ０〜Ｉ／Ｏ７の端子が割り
当てられたピン２０６〜２１３を介して、データの書き
込み又は読み出しコマンド、アクセスするセクタアドレ
スを指定する２バイト（１６ビット）のアドレス信号、
書き込みデータ又は読み出しデータの授受が行われる。
【００３４】上記アドレス信号は、各１バイトのＳＡ
１，ＳＡ２よりなる１６ビットのデータ（Ａ０〜Ａ１
５）であり、０〜ＦＦＦＦｈの値を取る。なお、Ｉ／Ｏ
０〜Ｉ／Ｏ７より1バイト単位でパラレルに入力される
信号ＳＡ１，ＳＡ２と、上記セクタアドレスの指定に用
いる１６ビットのデータ（Ａ０〜Ａ１５）との対応は、
上記表１と同じである。
１，ＳＡ２よりなる１６ビットのデータ（Ａ０〜Ａ１
５）であり、０〜ＦＦＦＦｈの値を取る。なお、Ｉ／Ｏ
０〜Ｉ／Ｏ７より1バイト単位でパラレルに入力される
信号ＳＡ１，ＳＡ２と、上記セクタアドレスの指定に用
いる１６ビットのデータ（Ａ０〜Ａ１５）との対応は、
上記表１と同じである。
【００３５】Ｉ／Ｏ６及びＩ／Ｏ７の割り当てられたピ
ン２１２及び２１３は、それぞれチップ２２０〜２２３
の拡張アドレス入力端子２３４及び２３５，２３６及び
２３７，２３８及び２３９，２４０及び２４１に接続さ
れる。また、チップイネーブル端子２２８は、チップ２
２０〜２２３のチップイネーブル端子２３０〜２３３に
接続される。
ン２１２及び２１３は、それぞれチップ２２０〜２２３
の拡張アドレス入力端子２３４及び２３５，２３６及び
２３７，２３８及び２３９，２４０及び２４１に接続さ
れる。また、チップイネーブル端子２２８は、チップ２
２０〜２２３のチップイネーブル端子２３０〜２３３に
接続される。
【００３６】各チップ２２０〜２２３は、フラッシュメ
モリ２００のチップイネーブル端子２２８を介して”
Ｌ”のチップイネーブル信号ＣＥ＃が入力されると共
に、拡張アドレス入力端子（２３４及び２３５，２３６
及び２３７，２３８及び２３９，２４０及び２４１）を
介して入力されるアドレス信号のビットデータＡ１４及
びＡ１５により特定される拡張アドレスの値（Ａ１５，
Ａ１４）が、自己に割り当てられた拡張アドレスと一致
する場合にのみアクセス可能な状態に切り換わる。当該
構成を採用することで、上記実施の形態１のフラッシュ
メモリ１００で用いたデコーダ１２１を不要にして、内
部構成の簡単化を図ることができる。
モリ２００のチップイネーブル端子２２８を介して”
Ｌ”のチップイネーブル信号ＣＥ＃が入力されると共
に、拡張アドレス入力端子（２３４及び２３５，２３６
及び２３７，２３８及び２３９，２４０及び２４１）を
介して入力されるアドレス信号のビットデータＡ１４及
びＡ１５により特定される拡張アドレスの値（Ａ１５，
Ａ１４）が、自己に割り当てられた拡張アドレスと一致
する場合にのみアクセス可能な状態に切り換わる。当該
構成を採用することで、上記実施の形態１のフラッシュ
メモリ１００で用いたデコーダ１２１を不要にして、内
部構成の簡単化を図ることができる。
【００３７】図６は、フラッシュメモリチップ２２０の
構成を示す図である。チップ２２０は、レジスタ部２３
４を内包する制御部２４０、信号ＳＡ１，ＳＡ２により
特定される論理セクタアドレスを物理セクタアドレスに
変更して出力するデコーダ２４１、データの記憶領域で
あるメモリセル２４２で構成される。なお、レジスタ部
２２４は、メモリセル２４２内の未使用領域に設けても
よい。
構成を示す図である。チップ２２０は、レジスタ部２３
４を内包する制御部２４０、信号ＳＡ１，ＳＡ２により
特定される論理セクタアドレスを物理セクタアドレスに
変更して出力するデコーダ２４１、データの記憶領域で
あるメモリセル２４２で構成される。なお、レジスタ部
２２４は、メモリセル２４２内の未使用領域に設けても
よい。
【００３８】制御部２４０には、チップイネーブル端子
２３０を介してチップイネーブル信号が入力されると共
に、拡張アドレス入力端子２３４，２３５を介して信号
ＳＡ２のＩ／Ｏ６及びＩ／Ｏ７のビットデータＡ１４及
びＡ１５が入力される。レジスタ部２２４に格納する拡
張アドレスの値は、データの書き込み又は読み出し時以
外のときに、該フラッシュメモリ２００を使用するシス
テムの制御部１５０が設定する。デコーダ２４１は、割
り当てられた拡張アドレスの値に基づいて特定されるア
ドレス空間を割り当てる。具体的には、拡張アドレス”
００”に対してアドレス空間０〜３ＦＦＦｈを割り当て
る。拡張アドレス”０１”に対してアドレス空間４００
０〜７ＦＦＦｈを割り当てる。拡張アドレス”１０”に
対してアドレス空間８０００〜ＢＦＦＦｈを割り当て
る。拡張アドレス”１１”に対してアドレス空間Ｃ００
０〜ＦＦＦＦｈを割り当てる。
２３０を介してチップイネーブル信号が入力されると共
に、拡張アドレス入力端子２３４，２３５を介して信号
ＳＡ２のＩ／Ｏ６及びＩ／Ｏ７のビットデータＡ１４及
びＡ１５が入力される。レジスタ部２２４に格納する拡
張アドレスの値は、データの書き込み又は読み出し時以
外のときに、該フラッシュメモリ２００を使用するシス
テムの制御部１５０が設定する。デコーダ２４１は、割
り当てられた拡張アドレスの値に基づいて特定されるア
ドレス空間を割り当てる。具体的には、拡張アドレス”
００”に対してアドレス空間０〜３ＦＦＦｈを割り当て
る。拡張アドレス”０１”に対してアドレス空間４００
０〜７ＦＦＦｈを割り当てる。拡張アドレス”１０”に
対してアドレス空間８０００〜ＢＦＦＦｈを割り当て
る。拡張アドレス”１１”に対してアドレス空間Ｃ００
０〜ＦＦＦＦｈを割り当てる。
【００３９】図７は、制御部２４０の実行する処理のフ
ローチャートである。まず、コマンドの受付を行う（ス
テップＳ１）。データの書き込み又は読み出しのコマン
ドを受け付けた場合には（ステップＳ１でＹＥＳ）、信
号ＳＡ１及びＳＡ２を受け付ける（ステップＳ２及びＳ
３）。コマンドの入力がされない場合には（ステップＳ
１でＮＯ）、コマンドの入力を待機する。
ローチャートである。まず、コマンドの受付を行う（ス
テップＳ１）。データの書き込み又は読み出しのコマン
ドを受け付けた場合には（ステップＳ１でＹＥＳ）、信
号ＳＡ１及びＳＡ２を受け付ける（ステップＳ２及びＳ
３）。コマンドの入力がされない場合には（ステップＳ
１でＮＯ）、コマンドの入力を待機する。
【００４０】信号ＳＡ２のｂｉｔ６，ｂｉｔ７のデー
タ、即ちアドレス信号のビットデータＡ１４及びＡ１５
により特定される拡張アドレスの値（Ａ１５，Ａ１４）
がレジスタ部２２４に記憶する拡張アドレスの値と一致
する場合（ステップＳ４でＹＥＳ）、デコーダ２４１を
イネーブルにして入力されたアドレス信号のデコードを
行い（ステップＳ５）、指定されたデータの書き込み又
は読み出しコマンドを実行する（ステップＳ６）。即
ち、制御部２４０によりイネーブルにされたデコーダ２
４１は、Ｉ／Ｏ０〜Ｉ／Ｏ７の割り当てられたピン２０
６〜２１３を介して入力されるアドレス信号により指定
された論理セクタアドレスに対応する物理セクタアドレ
スを特定し、データの書き込み又は読み出しを行う。こ
の後、上記ステップＳ１に戻る。
タ、即ちアドレス信号のビットデータＡ１４及びＡ１５
により特定される拡張アドレスの値（Ａ１５，Ａ１４）
がレジスタ部２２４に記憶する拡張アドレスの値と一致
する場合（ステップＳ４でＹＥＳ）、デコーダ２４１を
イネーブルにして入力されたアドレス信号のデコードを
行い（ステップＳ５）、指定されたデータの書き込み又
は読み出しコマンドを実行する（ステップＳ６）。即
ち、制御部２４０によりイネーブルにされたデコーダ２
４１は、Ｉ／Ｏ０〜Ｉ／Ｏ７の割り当てられたピン２０
６〜２１３を介して入力されるアドレス信号により指定
された論理セクタアドレスに対応する物理セクタアドレ
スを特定し、データの書き込み又は読み出しを行う。こ
の後、上記ステップＳ１に戻る。
【００４１】上記ステップＳ４において、アドレス信号
のビットデータＡ１４及びＡ１５により特定される拡張
アドレスの値（Ａ１５，Ａ１４）がレジスタ部２２４に
記憶する拡張アドレスの値と一致しない場合には（ステ
ップＳ４でＮＯ）、再びステップＳ１のコマンドの受付
に戻る。
のビットデータＡ１４及びＡ１５により特定される拡張
アドレスの値（Ａ１５，Ａ１４）がレジスタ部２２４に
記憶する拡張アドレスの値と一致しない場合には（ステ
ップＳ４でＮＯ）、再びステップＳ１のコマンドの受付
に戻る。
【００４２】以上、説明したようにフラッシュメモリ２
００は、チップを切り換えるための信号を別に用意する
ことなく、システムより入力されるアドレス信号の値に
基づいて、該アドレス信号により指定されるセクタアド
レスが割り当てられているチップをアクセス可能な状態
に切り換える。このため、フラッシュメモリ２００を使
用するシステムの制御部１５０は、６４Ｍｂｉｔの記憶
容量の４枚のチップ２２０〜２２３からなるフラッシュ
メモリ２００を、連続したアドレス空間０〜ＦＦＦＦｈ
を有する２５６Ｍｂｉｔの記憶容量の１枚のチップから
なるフラッシュメモリと全く同様に取り扱うことができ
る。制御部１５０は、データの書き込み及び読み出し時
に、チップを切り換えるシーケンスを必要としないた
め、迅速なデータ処理を実現することができる。
００は、チップを切り換えるための信号を別に用意する
ことなく、システムより入力されるアドレス信号の値に
基づいて、該アドレス信号により指定されるセクタアド
レスが割り当てられているチップをアクセス可能な状態
に切り換える。このため、フラッシュメモリ２００を使
用するシステムの制御部１５０は、６４Ｍｂｉｔの記憶
容量の４枚のチップ２２０〜２２３からなるフラッシュ
メモリ２００を、連続したアドレス空間０〜ＦＦＦＦｈ
を有する２５６Ｍｂｉｔの記憶容量の１枚のチップから
なるフラッシュメモリと全く同様に取り扱うことができ
る。制御部１５０は、データの書き込み及び読み出し時
に、チップを切り換えるシーケンスを必要としないた
め、迅速なデータ処理を実現することができる。
【００４３】なお、フラッシュメモリ２００では、６４
Ｍｂｉｔの記憶容量のチップを１枚のパッケージに４枚
内蔵する場合を想定したが、例えば、３２Ｍｂｉｔの記
憶容量のチップを１枚のパッケージに８枚内蔵する構成
を採用してもよい。この場合、各チップのレジスタ部に
３ビットの拡張アドレス（０００，００１，０１０，０
１１，…）を割り当てると共に、拡張アドレス順に連続
するアドレス空間（０〜１ＦＦＦｈ，２０００〜３ＦＦ
Ｆｈ，４０００〜５ＦＦＦｈ，６０００〜７ＦＦＦｈ，
…）を割り当て、システムより入力されるアドレス信号
（０〜ＦＦＦＦｈ）のビットデータＡ１２，Ａ１３，Ａ
１４を、Ａ１４，Ａ１３，Ａ１２の順に並べてなる拡張
アドレスとして取り扱い、該当する拡張アドレスの割り
当てられているチップをイネーブルに切り換えるチップ
セレクト回路を備えればよい。
Ｍｂｉｔの記憶容量のチップを１枚のパッケージに４枚
内蔵する場合を想定したが、例えば、３２Ｍｂｉｔの記
憶容量のチップを１枚のパッケージに８枚内蔵する構成
を採用してもよい。この場合、各チップのレジスタ部に
３ビットの拡張アドレス（０００，００１，０１０，０
１１，…）を割り当てると共に、拡張アドレス順に連続
するアドレス空間（０〜１ＦＦＦｈ，２０００〜３ＦＦ
Ｆｈ，４０００〜５ＦＦＦｈ，６０００〜７ＦＦＦｈ，
…）を割り当て、システムより入力されるアドレス信号
（０〜ＦＦＦＦｈ）のビットデータＡ１２，Ａ１３，Ａ
１４を、Ａ１４，Ａ１３，Ａ１２の順に並べてなる拡張
アドレスとして取り扱い、該当する拡張アドレスの割り
当てられているチップをイネーブルに切り換えるチップ
セレクト回路を備えればよい。
【００４４】（３）実施の形態３ 以下、実施の形態３にかかるフラッシュメモリ３００に
ついて説明する。図８は、フラッシュメモリ３００の概
略構成図である。フラッシュメモリ３００は、６４Ｍｂ
ｉｔの記憶容量の２つのフラッシュメモリチップ３０
１，３０２を内蔵する。チップ３０１，３０２は、フラ
ッシュメモリ３００のパッケージ側部に設けるＩ／Ｏ０
〜Ｉ／Ｏ７の割り当てられたピン群３０５を介して、デ
ータの書き込み又は読み出しコマンド、アクセスするセ
クタアドレスを指定するアドレス信号、書き込みデータ
又は読み出しデータのやり取りを行う。上記アドレス信
号は、上記実施の形態１及び２の場合と同様に、各１バ
イトの信号ＳＡ１，ＳＡ２で構成される２バイトのデー
タ（Ａ０〜Ａ１４）である。チップ３０１，３０２に
は、端子３０６を介してチップイネーブル信号ＣＥ＃が
入力される。上記チップイネーブル信号の符号の後に使
用する＃は、信号レベルの反転を意味し、チップ３０１
及び３０２がＬｏｗアクティブであることを意味する。
ついて説明する。図８は、フラッシュメモリ３００の概
略構成図である。フラッシュメモリ３００は、６４Ｍｂ
ｉｔの記憶容量の２つのフラッシュメモリチップ３０
１，３０２を内蔵する。チップ３０１，３０２は、フラ
ッシュメモリ３００のパッケージ側部に設けるＩ／Ｏ０
〜Ｉ／Ｏ７の割り当てられたピン群３０５を介して、デ
ータの書き込み又は読み出しコマンド、アクセスするセ
クタアドレスを指定するアドレス信号、書き込みデータ
又は読み出しデータのやり取りを行う。上記アドレス信
号は、上記実施の形態１及び２の場合と同様に、各１バ
イトの信号ＳＡ１，ＳＡ２で構成される２バイトのデー
タ（Ａ０〜Ａ１４）である。チップ３０１，３０２に
は、端子３０６を介してチップイネーブル信号ＣＥ＃が
入力される。上記チップイネーブル信号の符号の後に使
用する＃は、信号レベルの反転を意味し、チップ３０１
及び３０２がＬｏｗアクティブであることを意味する。
【００４５】フラッシュメモリ３００の備える２つのチ
ップ３０１，３０２は、ＡＳＣ端子３０３，３０４に入
力される信号の論理レベルの値（０，１）の順に、連続
するアドレス空間（０〜３ＦＦＦｈ、４０００〜７ＦＦ
Ｆｈ）が割り当てられる。チップ３０２のＡＳＣ端子３
０４には、外部端子３０８を介して接地レベル、即ち、
論理レベルが”０”の信号が入力される。この場合、チ
ップ３０２には、０〜３ＦＦＦｈのアドレス空間が割り
当てられる。チップ３０２は、”Ｌ”のチップイネーブ
ル信号ＣＥ＃が入力されている場合であって、ピン群３
０５を介して入力されるアドレス信号のビットデータＡ
１４（信号ＳＡ２のｂｉｔ６）の値が、ＡＳＣ端子３０
８に入力される信号の論理レベルと同じ場合、即ち、ア
ドレス信号のビットデータＡ１４の値が、”０”の場
合、外部よりアクセス可能な状態に切り換わる。
ップ３０１，３０２は、ＡＳＣ端子３０３，３０４に入
力される信号の論理レベルの値（０，１）の順に、連続
するアドレス空間（０〜３ＦＦＦｈ、４０００〜７ＦＦ
Ｆｈ）が割り当てられる。チップ３０２のＡＳＣ端子３
０４には、外部端子３０８を介して接地レベル、即ち、
論理レベルが”０”の信号が入力される。この場合、チ
ップ３０２には、０〜３ＦＦＦｈのアドレス空間が割り
当てられる。チップ３０２は、”Ｌ”のチップイネーブ
ル信号ＣＥ＃が入力されている場合であって、ピン群３
０５を介して入力されるアドレス信号のビットデータＡ
１４（信号ＳＡ２のｂｉｔ６）の値が、ＡＳＣ端子３０
８に入力される信号の論理レベルと同じ場合、即ち、ア
ドレス信号のビットデータＡ１４の値が、”０”の場
合、外部よりアクセス可能な状態に切り換わる。
【００４６】チップ３０１のＡＳＣ端子３０３には、外
部端子３０７を介してＶｃｃレベル、即ち、論理レベル
が”１”の信号が入力される。この場合、チップ３０１
には、４０００〜７ＦＦＦｈのアドレス空間が割り当て
られる。チップ３０１は、”Ｌ”のチップイネーブル信
号ＣＥ＃が入力されている場合であって、ピン群３０５
を介して入力されるアドレス信号のビットデータＡ１４
（信号ＳＡ２のｂｉｔ６）の値が、ＡＳＣ端子３０７に
入力される信号の論理レベルと同じ場合、即ち、アドレ
ス信号のビットデータＡ１４の値が、”１”の場合、外
部よりアクセス可能な状態に切り換わる。
部端子３０７を介してＶｃｃレベル、即ち、論理レベル
が”１”の信号が入力される。この場合、チップ３０１
には、４０００〜７ＦＦＦｈのアドレス空間が割り当て
られる。チップ３０１は、”Ｌ”のチップイネーブル信
号ＣＥ＃が入力されている場合であって、ピン群３０５
を介して入力されるアドレス信号のビットデータＡ１４
（信号ＳＡ２のｂｉｔ６）の値が、ＡＳＣ端子３０７に
入力される信号の論理レベルと同じ場合、即ち、アドレ
ス信号のビットデータＡ１４の値が、”１”の場合、外
部よりアクセス可能な状態に切り換わる。
【００４７】図９は、チップ３０１の内部構成図であ
る。チップ３０１は、制御部３１０、デコーダ部３１
１、メモリセル３１２、ＡＮＤゲート３１３により構成
される。制御部３１０には、フラッシュメモリ３００の
チップイネーブル端子３０６を介して入力されるチップ
イネーブル信号ＣＥ＃が入力されると共に、２入力ＡＮ
Ｄゲート３１３の出力が入力される。ＡＮＤゲート３１
３の一方の入力端子は、ＡＳＣ端子３０３に接続され
る。ＡＮＤゲート３１３の他方の入力端子にはアドレス
信号のビットデータＡ１４（信号ＳＡ２のｂｉｔ６）の
データが入力される。即ち、ＡＮＤゲート３１３は、Ａ
ＳＣ端子３０３に入力される信号の論理レベルの値が、
アドレス信号のビットデータＡ１４の値に一致する場合
に”Ｈ”の信号を出力する。制御部３１０は、”Ｌ”の
チップイネーブル信号ＣＥ＃が入力されると共に、”
Ｈ”の信号がＡＮＤゲート３１３より入力される場合
に、デコーダ３１１をイネーブルに切り換える制御信号
を出力する。
る。チップ３０１は、制御部３１０、デコーダ部３１
１、メモリセル３１２、ＡＮＤゲート３１３により構成
される。制御部３１０には、フラッシュメモリ３００の
チップイネーブル端子３０６を介して入力されるチップ
イネーブル信号ＣＥ＃が入力されると共に、２入力ＡＮ
Ｄゲート３１３の出力が入力される。ＡＮＤゲート３１
３の一方の入力端子は、ＡＳＣ端子３０３に接続され
る。ＡＮＤゲート３１３の他方の入力端子にはアドレス
信号のビットデータＡ１４（信号ＳＡ２のｂｉｔ６）の
データが入力される。即ち、ＡＮＤゲート３１３は、Ａ
ＳＣ端子３０３に入力される信号の論理レベルの値が、
アドレス信号のビットデータＡ１４の値に一致する場合
に”Ｈ”の信号を出力する。制御部３１０は、”Ｌ”の
チップイネーブル信号ＣＥ＃が入力されると共に、”
Ｈ”の信号がＡＮＤゲート３１３より入力される場合
に、デコーダ３１１をイネーブルに切り換える制御信号
を出力する。
【００４８】デコーダ３１１には、アドレス信号（Ａ０
〜Ａ１５）が入力される。制御部３１０によりイネーブ
ルに切り換えられたデコーダ３１１は、アドレス信号の
デコードを行い、該アドレス信号により指定されるメモ
リセル３１２の物理セクタアドレスに対してデータの書
き込み又は読み出しを行う。
〜Ａ１５）が入力される。制御部３１０によりイネーブ
ルに切り換えられたデコーダ３１１は、アドレス信号の
デコードを行い、該アドレス信号により指定されるメモ
リセル３１２の物理セクタアドレスに対してデータの書
き込み又は読み出しを行う。
【００４９】なお、ＡＳＣ端子３０３をフラッシュメモ
リ３００の側部に設けるＶｃｃ入力ピンと接続し、ＡＳ
Ｃ端子３０４をフラッシュメモリ３００の側部に設ける
接地ピンと接続するアルミ配線を内部に設け、各チップ
に割り当てられるアドレス空間を固定してもよい。ま
た、チップ３０１，３０２にレーザトリミング可能なヒ
ューズを設け、当該ヒューズを切断する／切断しないの
設定により割り当てられるアドレス空間を変更する構成
を採用してもよい。また、チップ３０１，３０２にトラ
ンジスタを備え、該トランジスタへのデータの書き込み
により割り当てられるアドレス空間を設定する構成を採
用してもよい。当該構成を採用することで、外部端子３
０７及び３０８を削除することができる。
リ３００の側部に設けるＶｃｃ入力ピンと接続し、ＡＳ
Ｃ端子３０４をフラッシュメモリ３００の側部に設ける
接地ピンと接続するアルミ配線を内部に設け、各チップ
に割り当てられるアドレス空間を固定してもよい。ま
た、チップ３０１，３０２にレーザトリミング可能なヒ
ューズを設け、当該ヒューズを切断する／切断しないの
設定により割り当てられるアドレス空間を変更する構成
を採用してもよい。また、チップ３０１，３０２にトラ
ンジスタを備え、該トランジスタへのデータの書き込み
により割り当てられるアドレス空間を設定する構成を採
用してもよい。当該構成を採用することで、外部端子３
０７及び３０８を削除することができる。
【００５０】以上、説明したようにフラッシュメモリ３
００は、チップを切り換えるための信号を別に用意する
ことなく、システムより入力されるアドレス信号の値に
基づいて、該アドレス信号により指定されるセクタアド
レスが割り当てられているチップをアクセス可能な状態
に切り換える。このため、フラッシュメモリ３００を使
用するシステムの制御部（図示せず）は、６４Ｍｂｉｔ
の記憶容量の２枚のチップ３０１及び３０２からなるフ
ラッシュメモリ３００を、連続したアドレス空間０〜７
ＦＦＦｈを有する１２８Ｍｂｉｔの記憶容量の１枚のチ
ップからなるフラッシュメモリと全く同様に取り扱うこ
とができる。また、チップの切り換えるための信号を別
に用意する必要がないため、データの書き込み及び読み
出し時に、アクセスするチップを切り換えるシーケンス
を必要とせず、迅速なデータ処理を実現することができ
る。
００は、チップを切り換えるための信号を別に用意する
ことなく、システムより入力されるアドレス信号の値に
基づいて、該アドレス信号により指定されるセクタアド
レスが割り当てられているチップをアクセス可能な状態
に切り換える。このため、フラッシュメモリ３００を使
用するシステムの制御部（図示せず）は、６４Ｍｂｉｔ
の記憶容量の２枚のチップ３０１及び３０２からなるフ
ラッシュメモリ３００を、連続したアドレス空間０〜７
ＦＦＦｈを有する１２８Ｍｂｉｔの記憶容量の１枚のチ
ップからなるフラッシュメモリと全く同様に取り扱うこ
とができる。また、チップの切り換えるための信号を別
に用意する必要がないため、データの書き込み及び読み
出し時に、アクセスするチップを切り換えるシーケンス
を必要とせず、迅速なデータ処理を実現することができ
る。
【００５１】上記フラッシュメモリ３００では、６４Ｍ
ｂｉｔの記憶容量の２枚のチップを用いたが、各チップ
に２ビットの拡張アドレスのデータを入力するＡＳＣ端
子を設け、該端子に入力される２ビットの論理データの
値（００，０１，１０，１１）の順に、連続するアドレ
ス空間（０〜３ＦＦＦｈ，４０００〜７ＦＦＦｈ，８０
００〜ＢＦＦＦｈ，Ｃ０００〜ＦＦＦＦｈ）を割り当て
る構成を採用することで、チップを４枚まで増設するこ
とが可能となる。
ｂｉｔの記憶容量の２枚のチップを用いたが、各チップ
に２ビットの拡張アドレスのデータを入力するＡＳＣ端
子を設け、該端子に入力される２ビットの論理データの
値（００，０１，１０，１１）の順に、連続するアドレ
ス空間（０〜３ＦＦＦｈ，４０００〜７ＦＦＦｈ，８０
００〜ＢＦＦＦｈ，Ｃ０００〜ＦＦＦＦｈ）を割り当て
る構成を採用することで、チップを４枚まで増設するこ
とが可能となる。
【００５２】
【発明の効果】本発明の第１のフラッシュメモリでは、
チップを切り換えるための信号を別に用意することな
く、外部より入力されるアドレス信号の値に基づいて、
該アドレス信号により指定されるセクタアドレスが割り
当てられているチップをアクセス可能な状態に切り換え
ることができる。
チップを切り換えるための信号を別に用意することな
く、外部より入力されるアドレス信号の値に基づいて、
該アドレス信号により指定されるセクタアドレスが割り
当てられているチップをアクセス可能な状態に切り換え
ることができる。
【００５３】本発明の第２のフラッシュメモリは、チッ
プを切り換えるための信号を別に用意することなく、シ
ステムより入力されるアドレス信号の値に基づいて、該
アドレス信号により指定されるセクタアドレスが割り当
てられているチップをアクセス可能な状態に切り換える
ことができる。
プを切り換えるための信号を別に用意することなく、シ
ステムより入力されるアドレス信号の値に基づいて、該
アドレス信号により指定されるセクタアドレスが割り当
てられているチップをアクセス可能な状態に切り換える
ことができる。
【００５４】本発明の第１のシステムの制御部は、フラ
ッシュメモリの複数のチップに割り当てられているセク
タアドレスを指定するアドレス信号を出力するだけで、
適切なチップに対してアクセスすることができる。即
ち、制御部は、フラッシュメモリが複数のチップを内蔵
するにもかかわらず、１つのチップとして取り扱うこと
ができ、チップの選択用に特別な外部信号を用意する必
要がないため、迅速なデータ処理を実現することができ
る。
ッシュメモリの複数のチップに割り当てられているセク
タアドレスを指定するアドレス信号を出力するだけで、
適切なチップに対してアクセスすることができる。即
ち、制御部は、フラッシュメモリが複数のチップを内蔵
するにもかかわらず、１つのチップとして取り扱うこと
ができ、チップの選択用に特別な外部信号を用意する必
要がないため、迅速なデータ処理を実現することができ
る。
【００５５】本発明の第２のシステムの制御部は、フラ
ッシュメモリの複数のチップに割り当てられているセク
タアドレスを指定するアドレス信号を出力するだけで、
適切なチップに対してアクセスすることができる。即
ち、制御部は、フラッシュメモリが複数のチップを内蔵
するにもかかわらず、１つのチップとして取り扱うこと
ができ、チップの選択用に特別な外部信号を用意する必
要がないため、迅速なデータ処理を実現することができ
る。
ッシュメモリの複数のチップに割り当てられているセク
タアドレスを指定するアドレス信号を出力するだけで、
適切なチップに対してアクセスすることができる。即
ち、制御部は、フラッシュメモリが複数のチップを内蔵
するにもかかわらず、１つのチップとして取り扱うこと
ができ、チップの選択用に特別な外部信号を用意する必
要がないため、迅速なデータ処理を実現することができ
る。
【図面の簡単な説明】
【図１】 実施の形態１にかかるフラッシュメモリを使
用するシステムの構成図である。
用するシステムの構成図である。
【図２】 実施の形態１にかかるフラッシュメモリの構
成を示す図である。
成を示す図である。
【図３】 実施の形態２にかかるフラッシュメモリを使
用するシステムの構成図である。
用するシステムの構成図である。
【図４】 実施の形態２にかかるフラッシュメモリの構
成を示す図である。
成を示す図である。
【図５】 レジスタ部のデータ構成を示す図である。
【図６】 フラッシュメモリチップの内部構成を示す図
である。
である。
【図７】 チップ内の制御部がデータの読み出し又は書
き込み時に実行する処理のフローチャートである。
き込み時に実行する処理のフローチャートである。
【図８】 実施の形態３にかかるフラッシュメモリの構
成を示す図である。
成を示す図である。
【図９】 フラッシュメモリチップの内部構成を示す図
である。
である。
【図１０】 従来のフラッシュメモリを使用するシステ
ムの構成図である。
ムの構成図である。
５０，１５０ システムの制御部、１００，２００，
３００，５００ フラッシュメモリ、５１，５２，１５
１，１５２ 信号線、１０１〜１１６，２０１〜２１６
ピン、１１７，１１８，１１９，１２０，２２０，２
２１，２２２，２２３，３０１，３０２ フラッシュメ
モリチップ、１２１デコーダ、１２２，１２３，１２
４，１２５ ＮＡＮＤゲート、２４０，３１０チップ内
の制御部、２４２，３１２ メモリセル、２４１，３１
１ デコーダ、３１３ ＡＮＤゲート
３００，５００ フラッシュメモリ、５１，５２，１５
１，１５２ 信号線、１０１〜１１６，２０１〜２１６
ピン、１１７，１１８，１１９，１２０，２２０，２
２１，２２２，２２３，３０１，３０２ フラッシュメ
モリチップ、１２１デコーダ、１２２，１２３，１２
４，１２５ ＮＡＮＤゲート、２４０，３１０チップ内
の制御部、２４２，３１２ メモリセル、２４１，３１
１ デコーダ、３１３ ＡＮＤゲート
Claims (4)
- 【請求項１】 外部より入力されるアドレス信号によっ
て指定されるセクタアドレスにデータの書き込み又は読
み出しを行うフラッシュメモリにおいて、 複数のフラッシュメモリチップであって、連続する拡張
アドレスが０ｈから順に割り当てられると共に、該拡張
アドレスの値に応じて０ｈから順に各フラッシュメモリ
チップを通して連続するアドレス空間が割り当てられた
各々同じ記憶容量の複数のフラッシュメモリチップと、 外部より入力されるアドレス信号の内、０ｈのアドレス
が割り当てられるフラッシュメモリチップのセクタアド
レスの指定に関与するビットの内、最上位に位置するビ
ットよりも上位のビットデータの値が、上記割り当てら
れた拡張アドレスの値と一致するフラッシュメモリチッ
プをアクセス可能な状態に切り換えるチップセレクト回
路を備えることを特徴とするフラッシュメモリ。 - 【請求項２】 外部より入力されるアドレス信号によっ
て指定されるセクタアドレスにデータの書き込み又は読
み出しを行うフラッシュメモリにおいて、 複数のフラッシュメモリチップであって、連続する拡張
アドレスが０ｈから順に割り当てられると共に、該拡張
アドレスの値に応じて０ｈから順に各フラッシュメモリ
チップを通して連続するアドレス空間が割り当てられ、
外部より入力されるアドレス信号の内、０ｈのアドレス
が割り当てられるフラッシュメモリチップのセクタアド
レスの指定に関与するビットの内、最上位に位置するビ
ットよりも上位のビットデータの値が、上記割り当てら
れた拡張アドレスの値と一致する場合にアクセス可能な
状態に切り換わる同一記憶容量の複数のフラッシュメモ
リチップを備えることを特徴とするフラッシュメモリ。 - 【請求項３】 フラッシュメモリを搭載し、該フラッシ
ュメモリに割り当てられているアドレス空間の内、アド
レス信号により指定するセクタアドレスに対してデータ
の書き込み又は読み出しを行う制御部を備えるシステム
において、 上記フラッシュメモリは、複数のフラッシュメモリチッ
プであって、連続する拡張アドレスが０ｈから順に割り
当てられると共に、該拡張アドレスの値に応じて０ｈか
ら順に各フラッシュメモリチップを通して連続するアド
レス空間が割り当てられた各々同じ記憶容量の複数のフ
ラッシュメモリチップと、外部より入力されるアドレス
信号の内、０ｈのアドレスが割り当てられるフラッシュ
メモリチップのセクタアドレスの指定に関与するビット
の内、最上位に位置するビットよりも上位のビットデー
タの値が、上記割り当てられた拡張アドレスの値と一致
するフラッシュメモリチップをアクセス可能な状態に切
り換えるチップセレクト回路を備えることを特徴とする
システム。 - 【請求項４】 フラッシュメモリを搭載し、該フラッシ
ュメモリに割り当てられているアドレス空間の内、アド
レス信号により指定するセクタアドレスに対してデータ
の書き込み又は読み出しを行う制御部を備えるシステム
において、 上記フラッシュメモリは、複数のフラッシュメモリチッ
プであって、連続する拡張アドレスが０ｈから順に割り
当てられると共に、該拡張アドレスの値に応じて０ｈか
ら順に各フラッシュメモリチップを通して連続するアド
レス空間が割り当てられ、外部より入力されるアドレス
信号の内、０ｈのアドレスが割り当てられるフラッシュ
メモリチップのセクタアドレスの指定に関与するビット
の内、最上位に位置するビットよりも上位のビットデー
タの値が、上記割り当てられた拡張アドレスの値と一致
する場合にアクセス可能な状態に切り換わる同一記憶容
量の複数のフラッシュメモリチップを備えることを特徴
とするシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16827698A JP4175694B2 (ja) | 1998-06-16 | 1998-06-16 | フラッシュメモリ及びフラッシュメモリを搭載するシステム |
| US09/207,034 US6078526A (en) | 1998-06-16 | 1998-12-08 | Flash memory with plural memory chips of same memory capacity and system utilizing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16827698A JP4175694B2 (ja) | 1998-06-16 | 1998-06-16 | フラッシュメモリ及びフラッシュメモリを搭載するシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000003305A true JP2000003305A (ja) | 2000-01-07 |
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