KR20140111323A - 멀티 칩 패키지 nand 플래시 메모리 시스템에서의 디바이스 선택 방식 - Google Patents

멀티 칩 패키지 nand 플래시 메모리 시스템에서의 디바이스 선택 방식 Download PDF

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KR20140111323A
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Abstract

멀티-칩 패키지 NAND 플래시 메모리 시스템에서의 디바이스 선택 방식이 제공된다. 메모리 제어기, 멀티-드롭 연결로 공통 버스를 통해 제어기에 연결되는 복수개의 메모리 디바이스를 갖는 메모리 시스템이 제공된다. 메모리 제어기는 명령에 의해 디바이스 선택을 수행한다. 명령에 의한 디바이스 선택을 수행하는 대응하는 메모리 제어기가 제공된다. 다르게는, 디바이스 선택은 어드레스에 의해 수행된다. 메모리 디바이스는 메모리 제어기 및 제어기에 멀티-드롭 연결을 이용하여 공통 버스를 통해 연결되는 메모리 디바이스를 포함하는 복수개의 메모리 디바이스를 포함하는 메모리 시스템에서의 사용에 제공된다. 메모리 디바이스는 디바이스 식별자를 포함하는 레지스터 및 수신된 입력 어드레스의 선택된 비트와 레지스터의 콘텐츠를 비교하여 이들이 일치하는지를 결정하는 디바이스 식별자 비교기를 포함한다. 메모리 디바이스는 디바이스 식별 비교기가 일치가 있음을 결정하는 경우 선택된다.

Description

멀티 칩 패키지 NAND 플래시 메모리 시스템에서의 디바이스 선택 방식{DEVICE SELECTION SCHEMES IN MULTI CHIP PACKAGE NAND FLASH MEMORY SYSTEM}
관련 출원
본 출원은 2012년 1월 5일에 출원된 미국 가특허출원 제 61/583,408호의 이익을 청구하며, 이 출원은 그 전체가 참조로써 본 명세서에서 인용된다.
본 발명은 일반적으로 반도체 디바이스, 예컨대 플래시 디바이스에 관한 것이다.
최근에, NAND 플래시 디바이스가, 이동 애플리케이션 및, 플래시 카드, 디지털 오디오/비디오 플레이어, 휴대폰, USB 플래시 드라이브 및 하드 디스크 드라이브(HDD)의 대체로서의 고체 드라이브(SSD: Solid State Drive)와 같은 이동 저장 애플리케이션에서 그러한 디바이스가 사용되는 점에서 매우 인기를 끌게 되었다. 시장에서의 밀도 요구가 증가함에 따라, NAND 플래시는 저가로 고 밀도를 제공한다.
NAND 플래시 메모리는 예컨대 다음에서 기재되어 있다:
Kenichi Imamiya, et al., "A 125-mm2 1-Gb NAND Flash Memory With 10- MByte/s Program Speed," IEEE J Solid-State Circuits, vol. 37, no. 11, pp. 1493-1500, Nov. 2002;
June Lee et al., "A 90-nm CMOS 1.8-V 2-Gb NAND Flash Memory for Mass Storage Applications," IEEE J Solid-State Circuits, vol. 38, no. 11, pp. 1934-1942, Nov. 2003;
Ken Takeuchi, et al., "A 56nm CMOS 99mm2 8Gb Multi-level NAND Flash Memory with 10MB/s Program Throughput," ISSCC Dig. Tech. Paper, pp. 144-145, Feb. 2006.
일 광의의 양상에 따르면, 본 발명은, 메모리 제어기; 멀티-드롭 연결을 이용하여 공통 버스를 통해 제어기에 연결되는 복수의 메모리 디바이스를 포함하는 메모리 시스템을 제공하며, 여기서 메모리 제어기는 명령에 의해 디바이스 선택을 실행한다.
다른 광의의 양상에 따르면, 본 발명은 메모리 제어기; 멀티-드롭 연결을 이용하여 공통 버스를 통해 제어기에 연결되는 복수의 메모리 디바이스를 포함하는 메모리 시스템을 제공하며, 여기서 메모리 제어기는 입력 어드레스에 의해 디바이스 선택을 실행하며; 각 메모리 디바이스는 디바이스 식별자를 포함하는 레지스터; 수신된 입력 어드레스의 선택된 비트를 레지스터의 콘텐츠와 비교하여 일치가 있는지를 결정하는 디바이스 식별자 비교기를 포함하며, 주어진 디바이스의 디바이스 식별자 비교기가 일치가 있다고 결정하면, 주어진 디바이스가 선택된다.
다른 광의의 양상에 따르면, 본 발명은 메모리 제어기와, 멀티-드롭 연결을 이용하여 공통 버스를 통해 제어기에 연결되는 복수의 메모리 디바이스를 포함하는 시스템에서 사용하기 위한 메모리 제어기를 제공하며, 여기서 메모리 제어기는 명령에 의해 디바이스 선택을 실행한다.
다른 광의의 양상에 따르면, 본 발명은 메모리 디바이스로서, 메모리 제어기와, 메모리 디바이스를 포함하여, 멀티-드롭 연결을 이용하여 공통 버스를 통해 제어기에 연결되는 복수의 메모리 디바이스를 포함하는 시스템에서 사용하기 위한 메모리 디바이스를 제공하며, 메모리 디바이스는 공통 버스를 통해 수신된 명령을 처리하여 명령이 이 특정 메모리 디바이스를 선택하는지를 결정하고, 명령이 이 특정 메모리 디바이스를 선택한다면 명령에 따라 동작하도록 구성된 명령 프로세서를 포함한다.
다른 광의의 양상에 따르면, 본 발명은 메모리 디바이스로서, 메모리 제어기와, 멀티-드롭 연결을 이용하여 공통 버스를 통해 제어기에 연결되는 메모리 디바이스를 포함한 복수의 메모리 디바이스를 포함하는 메모리 시스템에서 사용하기 위한 메모리 디바이스를 제공하며, 메모리 디바이스는 디바이스 식별자를 포함하는 레지스터; 수신된 입력 어드레스의 선택된 비트를 레지스터의 콘텐츠와 비교하여 일치가 있는지를 결정하는 디바이스 식별자 비교기를 포함하며, 메모리 디바이스는 디바이스 식별자 비교기에 일치가 있다고 결정하면, 선택된다.
다른 광의의 양상에 따르면, 본 발명은 메모리 제어기와, 멀티-드롭 연결을 이용하여 공통 버스를 통해 제어기에 연결되는 복수의 메모리 디바이스를 포함하는 메모리 시스템에서의 방법을 제공하며, 이 방법은 명령에 의해 디바이스 선택을 실행하는 단계를 포함한다.
다른 광의의 양상에 따르면, 본 발명은 메모리 제어기와, 멀티-드롭 연결을 이용하여 공통 버스를 통해 제어기에 연결되는 복수의 메모리 디바이스를 포함하는 메모리 시스템에서 사용하기 위한 방법을 제공하며, 이 방법은 메모리 제어기가 입력 어드레스에 의해 디바이스 선택을 실행하는 단계; 각 메모리 디바이스가 레지스터에 디바이스 식별자를 유지하는 단계; 각 메모리 디바이스 내의 디바이스 식별자 비교기가 수신된 입력 어드레스의 선택된 비트를 메모리 디바이스의 레지스터의 콘텐츠와 비교하여 일치가 있는지를 결정하는 단계를 포함하며, 주어진 디바이스의 디바이스 식별자 비교기가 일치가 있다고 결정하면, 주어진 디바이스가 선택된다.
본 발명의 다른 양상과 특성은, 수반하는 도면과 연계하여 본 발명의 특정 실시예에 대한 다음의 기재를 살펴봄으로써 당업자에게 명백하게 될 것이다.
도 1은 NAND 플래시 기능 블록을 예시한다.
도 2는 NAND 플래시 셀 어레이 구조를 예시한다.
도 3은 NAND 플래시 블록 구조를 예시한다.
도 4는 NAND 플래시 페이지 구조를 예시한다.
도 5는 NAND 플래시에서의 페이지 기반 판독 동작을 예시한다.
도 6은 NAND 플래시에서의 페이지 기반 프로그램 동작을 예시한다.
도 7은 NAND 플래시에서의 블록 기반 소거 동작을 예시한다.
도 8은 플래시 메모리를 갖는 일반 시스템을 예시한다.
도 9는 단일 플래시 메모리 디바이스를 사용하는 플래시 메모리 시스템을 예시한다.
도 10은 복수의 플래시 메모리 디바이스를 사용하는 플래시 메모리 시스템을 예시한다.
도 11은 멀티-드롭 연결된 NAND 플래시 디바이스를 예시한다.
도 12는 멀티-드롭 연결된 NAND 플래시 디바이스를 예시한다.
도 13은 두 개의 NAND 플래시 디바이스에서의 페이지 프로그램을 예시한다.
도 14는 두 개의 NAND 플래시 디바이스에서의 인터리브 페이지 프로그램을 예시한다.
도 15는 두 개의 NAND 플래시 디바이스에서의 페이지 판독을 예시한다.
도 16은 본 발명의 일실시예에 따른 MCP에서의 두 개의 NAND 플래시 디바이스를 예시한다.
도 17은 본 발명의 다른 실시예에 따른 MCP에서의 네 개의 NAND 플래시 디바이스를 예시한다.
도 18은 본 발명의 다른 실시예에 따른 명령 구조를 예시한다.
도 19는 본 발명의 다른 실시예에 따른 두 개의 NAND 플래시 디바이스에서의 인터리브 페이지 프로그램을 예시한다.
도 20은 본 발명의 다른 실시예에 따른 두 개의 NAND 플래시 디바이스에서의 인터리브 페이지 판독을 예시한다.
도 21은 본 발명의 다른 실시예에 따른 두 개의 NAND 플래시 디바이스에서의 인터리브 페이지 판독 및 프로그램을 예시한다.
도 22는 입력 어드레스에 의한 디바이스 선택을 위한 예시적인 회로를 예시한다.
도 23은 명령/어드레스/데이터 입력 타이밍을 예시한다.
도 24는 명령/어드레스/데이터 출력 타이밍을 예시한다.
플래시 메모리 시스템에서 메모리 용량 증가에 대한 수요는 상당하게 되었으며, 멀티 칩 패키지(MCP: 단일 칩 내의 복수의 칩)가 패킹 밀도를 증가시키기 위한 매우 인기있는 해법이다. 그러나 MCP 내의 플래시 디바이스의 개수가 증가할 때 단일 패키지 내의 각 플래시 디바이스로의 별도의 칩 인에이블 핀(CE#)의 사용이 시스템 구성 변화(예컨대, 핀 할당 변화, PCB 변화)를 필요로 한다.
NAND 플래시 기능 블록
도 1은 NAND 플래시 기능 블록을 예시한다. NAND 기능 블록으로의 여러 가지 입출력을 도시한다. 다음 설명에서, #은 액티브 로우(active low)(즉, 신호 입력이 로우일 때 인에이블됨)를 나타낸다.
명령 래치 인에이블(CLE: Command Latch Enable) 입력 신호(18)가 동작 모드 명령의 내부 명령 레지스터(38) 내로의 로딩을 제어하는데 사용된다. 이 명령은, CLE가 하이인 동안, WE# 신호(22)의 상승 에지에서 I/O 포트(28)로부터 명령 레지스터(38) 내로 래치된다.
어드레스 래치 인에이블(ALE: Address Latch Enable) 신호(20)가 어드레스 정보의 내부 어드레스 레지스터(40) 내로의 로딩을 제어하는데 사용된다. 어드레스 정보는, ALE가 하이인 동안 WE# 신호(22)의 상승 에지에서 I/O 포트(28)로부터 어드레스 레지스터 내로 래치된다.
칩 인에이블(CE#)(16): 디바이스가 준비 상태에 있는 동안 CE#이 하이가 되면 디바이스는 저전력 대기 모드가 된다. 프로그램 또는 소거 또는 판독 동작 동안과 같이 디바이스가 사용중 상태(R/B#=L)인 동안 CE# 신호는 무시되며, CE# 입력이 하이가 되더라도 대기 모드에 진입하지 않을 것이다.
기록 인에이블(WE#) 신호(22)가 I/O 포트(28)로부터의 데이터 획득을 제어하는데 사용된다.
판독 인에이블 신호(RE#)(24)가 직렬 데이터 출력을 제어한다. RE#의 하강 에지 이후 데이터를 이용할 수 있다. 어드레스 레지스터의 콘텐츠가 이 하강 에지에서 증분한다(어드레스= 어드레스+1).
I/O 포트(I/O0 내지 7)(28): I/O0 내지 I/O7 핀이 어드레스, 명령 및 입/출력 데이터를 디바이스로 및 디바이스로부터 전송하기 위한 포트로서 사용된다.
기록 보호(WP#) 신호(26)가 디바이스가 우발적으로 프로그래밍 또는 소거하는 것을 보호하는데 사용된다. WP#이 로우 일 때, 내부 전압 레귤레이터(고전압 생성기(32))가 리셋된다. 이 신호는 보통 입력 신호가 무효일 때 전력-온/오프 시퀀스 동안 데이터를 보호하기 위해 사용된다.
준비/사용중(R/B#)(14)은 개방 드레인 핀이며, 출력 신호가 디바이스의 동작 조건을 나타내기 위해 사용된다. R/B# 신호는 프로그램, 소거 및 판독 동작 동안 사용중 상태(R/B#= L)이며, 동작이 완료된 이후 준비 상태(R/B#= H)로 복귀할 것이다.
Vcc(10) 및 Vss(12)는 전력 공급 입력이다.
NAND 플래시의 메모리 코어는 NAND 메모리 셀 어레이(50), 행 디코더(52), 감지 증폭 및 페이지 버퍼(54) 및 열 디코더(56)로 구성된다. 상세한 메모리 셀 어레이 구성을 이하에서 설명할 것이다. 판독이나 프로그램 동작 중 어느 것에 대한 페이지가 행 디코더(52)에 의해 선택된다. 소거 동작을 위한 블록이 또한 행 디코더에 의해 선택된다. 판독 동작 동안, 선택된 페이지의 데이터가 감지되어 감지 증폭 및 페이지 버퍼(54) 내로 래치된다. 그 후, 페이지 버퍼(54)에 저장된 데이터가 열 디코더(56)와 글로벌 버퍼(44)를 통해 순차적으로 판독된다. 프로그래밍 동안, 글로벌 버퍼(44)로부터의 입력 데이터는 열 디코더(56)를 통해 페이지 버퍼(54) 내에 순차적으로 로딩된다. 페이지 버퍼에 래치된 입력 데이터는 마지막으로 선택된 페이지로 프로그래밍된다.
고전압 생성기(32)는 판독, 프로그램 및 소거 동작 동안 고전압 및 참조 전압을 제공한다.
글로벌 버퍼(44)는 공통 I/O 핀(I/O0 내지 7)(28)을 통해 입출력 데이터를 일시적으로 유지 및 버퍼링한다. 공통 I/O 핀은 명령, 어드레스 및 입/출력 데이터를 위한 포트로서 역할한다.
상태 레지스터(42)가 판독, 프로그램 또는 소거 동작 동안 디바이스를 추적한다.
준비/사용중#(30)은 개방 드레인 트랜지스터를 가지며, 앞서 참조한 준비/사용중(R/B#) 신호(14)를 생성한다.
명령 레지스터(38)가 글로벌 버퍼(44)로부터 입력 명령을 디코딩하여, 디코딩된 명령이 상태 머신을 갖는 제어 회로(36)에 입력된다.
제어 회로(36)는 여러 가지 동작 모드 동안 전체 디바이스를 제어하는 중심 유닛이다.
제어 버퍼(34)는, CE#, CLE, ALE, WE#, RE# 및 WP#와 같은 제어 핀의 조합에 따라 명령 입력, 어드레스 입력, 데이터 입력, 데이터 출력 및 상태 출력과 같은 동작 모드 중 하나를 결정한다.
다중화된 열 어드레스와 행 어드레스가 어드레스 레지스터(40)에 저장되어, 열 프리 디코더(48)를 통해 행 프리 디코더(46)와 열 디코더(56) 내로 전송된다.
도 1의 NAND 플래시 기능 블록에 대한 동작 타이밍 상세 및 디바이스 동작의 예는 2007년 3월 31일자의 "1G × 8비트/2G × 8비트 NAND 플래시 메모리"라는 명칭의 삼성의 8Gb SLC NAND 플래시 규격 k9f8g08x0m과, 2007년 3월 31일자의 "2G × 8비트/4G × 8비트/8G × 8비트 NAND 플래시 메모리"라는 명칭의 삼성의 16Gb/32Gb/64Gb SLC NAND 플래시 규격: k9xxg08uxm과 같은 NAND 플래시 규격에서 볼 수 있으며, 이들 규격 모두는 본 명세서에서 참조로서 인용된다.
NAND 플래시에서의 디바이스 동작
본 절에서, NAND 플래시 메모리의 기본 동작과 셀 어레이 구성을 기술할 것이다. 도 2는 NAND 플래시 메모리의 셀 어레이 구조를 예시하며, 이 메모리는 블록 0, 블록 1,.., 블록 n-1로 표시된 n개의 소거 가능한 블록으로 구성된다. 각 블록은 도 3에서 페이지 0, 페이지 1,..., 페이지 m-1로 도시한 바와 같이 m개의 프로그램 가능한 페이지로 세분된다.
각 페이지는 도 4에 도시한 바와 같이 (j+k) 바이트(x8b)로 구성된다. 페이지는 또한 별도의 k-바이트 구역(102)(스페어 필드)을 갖는 j-바이트 데이터 저장 영역(100)(데이터 필드)으로 세분된다. k-바이트 구역은 통상 에러 관리 기능에 사용된다. 이 배치로, 1페이지= (j+k) 바이트, 1블록= m개의 페이지= (j+k) 바이트*m이며, 총 메모리 어레이 크기= n개의 블록= (j+k) 바이트*m*n이다.
NAND 플래시 디바이스에서, 판독 및 프로그램 동작은 페이지 단위로 수행되는 반면, 소거 동작은 블록 단위로 수행된다. 모든 동작은 예컨대 앞서 언급한 삼성 규격에서 명시한 명령에 의해 구동될 수 있다. 특정한 예에서, j= 4096, k= 128, m= 64 및 n= 2048이다. 이들 숫자를 사용하여, 1페이지= (4K + 128)바이트, 1블록= 64페이지= (4K + 128)바이트 × 64= (256K + 8K)바이트, 1플레인= 2048블록= (256K + 8K)바이트 × 2048= (4G + 128M)비트, 및 1디바이스= 2플레인= (4G + 128M)비트 * 2 = (8G + 256M)비트이다. 통상, NAND 플래시에서의 언급한 메모리 용량은 스페어 필드를 포함하지 않는다.
내부 메모리 어레이는 페이지 단위로 액세스된다. 판독 동작은 READ 명령을 기록한 다음에 공통 I/O 핀(I/O0 내지 I/O7)을 통해 디바이스로 어드레스한 이후 시작된다. 선택된 페이지 내의 4,224바이트의 데이터가 감지되어, 도 5에 도시한 tR(플래시 어레이로부터 페이지 레지스터로의 데이터 전송 시간) 미만 내에서 페이지 레지스터(또는 페이지 버퍼)에 전송된다. 4,224바이트의 데이터가 감지되어 셀 어레이 내의 선택된 페이지로부터 데이터 레지스터로 전송되면, 데이터 레지스터 내의 데이터는 순차적으로 디바이스로부터 판독될 수 있다.
메모리 어레이는 페이지 단위로 프로그래밍된다. 프로그램 동작의 경우, 4,224바이트의 입력 데이터와 어드레스가 다음에 오는 PROGRAM 명령이 공통 I/O 핀(I/O0 내지 I/O7)을 통해 디바이스에 발행된다. 4,224바이트의 데이터가 입력 데이터 로딩 사이클 동안 페이지 레지스터(또는 페이지 버퍼)에 전송되며 끝으로 도 6에 도시된 바와 같이 tPROG(페이지 프로그램 시간) 미만 내에서 셀 어레이의 선택된 페이지에 프로그래밍된다.
메모리 어레이는 블록 단위로 소거된다. 블록 소거 동작의 경우, 블록 어드레스가 다음에 오는 BLOCK ERASE 명령이 공통 I/O 핀(I/O0 내지 I/O7)을 통해 디바이스에 발행된다. (256K + 8K)바이트의 데이터가 도 7에 도시된 바와 같이 tBERS미만 내에서 소거된다.
일반적인 플래시 메모리 시스템
도 8은 플래시 메모리 시스템을 포함하는 일반적인 시스템의 예의 블록도를 도시한다. 플래시 메모리 시스템(114)은 플래시 제어기(112)를 통해 메인 시스템 또는 프로세서(110)와 통신한다.
통상의 플래시 메모리 시스템은 도 9에 도시한 바와 같이 단일 플래시 메모리 디바이스(118)를 갖거나 도 10에 도시한 바와 같이 복수의 플래시 메모리 디바이스(120, 122, 124 및 126)를 갖는다. 단일 플래시 디바이스를 사용하는 플래시 메모리 시스템은 상대적으로 작은 메모리 공간을 필요로 하는 애플리케이션에서 사용될 수 있다.
큰 메모리 공간을 필요로 하는 애플리케이션의 경우, 복수의 플래시 메모리 디바이스를 사용하는 플래시 메모리 시스템이 도 10의 시스템과 같이 구현될 수 있다. 플래시 제어기(112)는 공통 버스(128)를 통해 각 플래시 메모리 디바이스(120, 122, 124 및 126)에 액세스할 수 있다. 디바이스 중 하나 상의 칩 인에이블 신호를 어서팅함으로써, 단 하나의 플래시 디바이스가 한 번에 선택될 수 있다.
멀티 칩 패키지( MCP )에서의 NAND 플래시 메모리
멀티 칩 패키지(MCP: 단일 패키지 내의 복수의 칩)가 패키징 밀도를 증가시키기 위한 매우 인기있는 해법이다. MCP는 통상 도 11 및 도 12에 도시한 바와 같은 멀티-드롭 버스를 사용한다.
도 11은 두 개의 NAND 플래시 디바이스(130 및 132)를 예시한다. 각 플래시 메모리 디바이스 내에서 칩 선택(CE#) 신호(136 및 138)를 제외한 모든 입출력 신호가 공통 버스(134)에 연결된다. 각 플래시 메모리 디바이스는 적절한 CE# 신호를 어서팅함으로써 선택할 수 있다. 예컨대, 플래시 디바이스 1(130)은 CE1#(136)를 어서팅함으로써(CE1#="로우") 선택되어 액세스될 수 있다. 제2 플래시 디바이스(132)는 선택되지 않으며(CE2#="하이") 플래시 제어기로부터의 명령이나 어드레스와 같은 임의의 입력을 무시한다. 나머지 디바이스의 출력 신호는 또한 고 임피던스(즉, Hi-Z) 상태이다.
유사하게 도 12는, 각각 CE# 신호(CE1#(152), CE2#(154), CE3#(156) 및 CE4#(158))를 갖는 네 개의 NAND 플래시 디바이스(140, 142, 144 및 146)를 갖는 MCP를 예시한다. 제1 플래시 디바이스 1(140)은 CE1#을 어서팅함으로써(CE1#= "로우") 선택되어 액세스된다. 나머지 디바이스는 선택되지 않으며(CE2#= "하이", CE3#= "하이" 및 CE4#= "하이") 플래시 제어기로부터의 명령이나 어드레스와 같은 임의의 입력을 무시한다. 또한, 나머지 디바이스의 출력 신호는 고 임피던스(즉, Hi-Z) 상태이다. 이러한 타입의 디바이스 연결은 멀티-드롭 버스 연결 또는 토폴로지이다.
도 13은 단일 패키지 내의 두 개의 NAND 플래시 디바이스에 대한 페이지 프로그램 동작 타이밍의 예를 예시한다. CE# 핀을 제외한 모든 입출력 핀은 도 11에 도시한 바와 같이 멀티-드롭 구성으로 공통적으로 연결된다. 이 예는 디바이스 1(130) 및 디바이스 2(132)로의 연속 프로그램 동작을 도시한다.
CE1#이 로우일 때(400), 페이지 프로그램에 대한 제1 명령 사이클(80h)이 디바이스 1(130)에 발행된다(402). 5바이트 입력 어드레스(8Gb NAND 플래시의 경우 A0 내지 A30)(404)와 4K바이트 입력 데이터(406)가 디바이스 1에 로딩된다.
페이지 프로그램에 대한 제2 명령 사이클(10h)(408)이 어서팅되며, 디바이스 1은 자동-타이밍되는 내부 프로그램 알고리즘에 의해 관리되는 페이지 프로그램 동작(410)을 시작한다. 이 기간 동안, 디바이스 1의 R/B#은 로우가 되어 디바이스 1이 사용중 상태임을 나타낸다(412). 내부 페이지 프로그램 동작이 완료되면, 디바이스 1의 R/B#은 하이가 된다(414). 그런 다음, 그 다음 명령이 디바이스 1에 발행될 수 있다. 디바이스 1의 페이지 프로그램 동작 동안, 디바이스 2(132)는 CE2#= 하이(416)가 됨으로써 디스에이블(선택해제)된다.
CE2#이 로우일 때(418), 페이지 프로그램에 대한 제1 명령 사이클(80h)(420)이 디바이스 2에 발행된다. 5바이트 입력 어드레스(8Gb NAND 플래시의 경우 A0 내지 A30)(422)와 4K바이트 입력 데이터(424)가 디바이스 2에 로딩된다. 페이지 프로그램에 대한 제2 명령 사이클(10h)(426)이 어서팅되며, 디바이스 1은 자동-타이밍되는 내부 프로그램 알고리즘에 의해 관리되는 페이지 프로그램 동작을 시작한다. 이 기간 동안, 디바이스 1의 R/B#은 로우가 되어(428) 디바이스 1이 사용중 상태임을 나타낸다. 내부 페이지 프로그램 동작이 완료되면, 디바이스 2의 R/B#은 하이가 된다(430). 그런 다음, 그 다음 명령이 디바이스 2에 발행된다. 디바이스 2의 페이지 프로그램 동작 동안, 디바이스 1은 CE2#= 하이(432)가 됨으로써 디스에이블(선택해제)된다.
도 13에 도시한 페이지 프로그램 동작으로, 선택된 디바이스가 임의의 동작을 완료할 때까지 선택되지 않은 NAND 플래시 디바이스는 대기한다. 자동-타이밍된 페이지 프로그램은 통상 SLC NAND 플래시에서는 200us가 걸리고 MLC NAND 플래시에서는 600us가 걸린다.
대기 시간을 감소시키기 위해, NAND 플래시 디바이스는 "CE# 돈 케어 상태"를 가질 수 있다. 선택된 디바이스가 내부 페이지 프로그램 동작을 시작하면, 선택된 디바이스는 CE#이 하이이더라도 내부 페이지 프로그램 동작을 계속 할 것이다. "CE# 돈 케어 " 특성으로, 그 다음 디바이스는, 일단 이전의 디바이스가 내부 페이지 프로그램 동작에 진입하면 임의의 다른 동작을 실행할 수 있다. 이러한 구성을 두 개의 NAND 플래시 디바이스 사이의 디바이스 인터리브 동작이라고 하며, 이러한 구성의 예를 다시 2개의 플래시 디바이스를 포함하는 도 11의 MCP 환경에서 도 14에 도시한다.
CE1#이 로우일 때(440), 페이지 프로그램에 대한 제1 명령 사이클(80h)(442)이 디바이스 1(130)에 발행된다. 5바이트 입력 어드레스(8Gb NAND 플래시의 경우 A0 내지 A30)(444)와 4K바이트 입력 데이터(446)가 디바이스 1에 로딩된다. 페이지 프로그램에 대한 제2 명령 사이클(10h)(448)이 어서팅되며, 디바이스 1은 자동-타이밍되는 내부 프로그램 알고리즘에 의해 관리되는 페이지 프로그램 동작을 시작한다(450). 이 기간 동안, 디바이스 1의 R/B#은 "로우"가 되어 디바이스 1이 사용중 상태임을 나타낸다(452). 제1 디바이스에서의 내부 페이지 프로그램 동작이 시작되면 - 이러한 점은 R/B#에 의해 나타낼 수 있음 - , CE1#은 하이로 복귀할 수 있다(454). 그러므로, 그 다음 페이지 프로그램 명령이 제2 디바이스(132)에 발행될 수 있다.
CE2#이 로우일 때(456), 디바이스 2에 대한 페이지 프로그램에 대한 제1 명령 사이클(80h)(458)이 발행된다. 5바이트 입력 어드레스(8Gb NAND 플래시의 경우 A0 내지 A30)(460)와 4K바이트 입력 데이터(462)가 디바이스 2에 로딩된다. 페이지 프로그램에 대한 제2 명령 사이클(10h)(464)이 어서팅되며, 디바이스 2는 자동-타이밍되는 내부 프로그램 알고리즘에 의해 관리되는 페이지 프로그램 동작을 시작한다(466). 내부 페이지 프로그램 동작이 완료되면, 디바이스 2의 R/B#은 하이가 된다(468)
도 15는 예컨대 도 11의 MCP와 같은 단일 패키지 내의 두 개의 NAND 플래시 디바이스에 대한 인터리브 페이지 판독 동작 타이밍을 도시한다. 인터리브 페이지 판독 동작은 앞서 기술한 인터리브 페이지 프로그램 동작과 매우 유사하다. CE1#이 로우일 때(470), 디바이스 1(130)에 대한 페이지 판독에 대한 제1 명령 사이클(00h)(472)이 발행되고, 5바이트 입력 어드레스(8Gb NAND 플래시의 경우 A0 내지 A30)(474)가 디바이스 1에 로딩된다. 페이지 판독에 대한 제2 명령 사이클(30h)(476)이 어서팅되며, 디바이스 1은 자동-타이밍되는 내부 판독 알고리즘에 의해 관리되는 페이지 판독 동작을 시작한다. 이 기간 동안, 디바이스 1의 R/B#은 로우가 되어 디바이스 1이 사용중 상태임을 나타낸다(480). 내부 페이지 판독 동작이 완료되면, 디바이스 1의 R/B#은 하이가 된다(482). 그런 다음, 디바이스 1은 4KB 데이터의 버스트 판독 동작을 준비한다. 디바이스 1에 대한 페이지 판독 동작 동안, 디바이스 2(132)는 CE2#= 하이(484)가 됨으로써 디스에이블(선택해제)된다.
CE2#이 로우일 때(486), 디바이스 2에 대한 페이지 프로그램에 대한 제1 명령 사이클(00h)(488)이 발행되고, 5바이트 입력 어드레스(8Gb NAND 플래시의 경우 A0 내지 A30)(490)가 디바이스 2에 로딩된다. 페이지 판독에 대한 제2 명령 사이클(10h)(492)이 어서팅되며, 디바이스 2는 자동-타이밍되는 내부 프로그램 알고리즘(494)에 의해 관리되는 페이지 판독 동작을 시작한다. 이 기간 동안, 디바이스 2의 R/B#은 로우가 되어 디바이스 2가 사용중 상태임을 나타낸다(496). 내부 페이지 판독 동작이 완료되면, 디바이스 2의 R/B#은 하이가 된다(498). 그런 다음, 그 다음 명령이 디바이스 2에 발행될 수 있다. 디바이스 2에 대한 페이지 판독 동작 동안, 디바이스 1은 CE2#= 하이(500)가 됨으로써 디스에이블(선택해제)된다.
MCP 구성에서
플래시 메모리에서 MCP의 목적은 동일한 패키지 핀아웃 및 구성을 유지하면서 메모리 용량을 증가시키는 것이다. 그러나 종래의 구현에서, 칩 인에이블(CE#) 핀은 1.4 절에서 기술한 바와 같이 별도로 될 필요가 있다. MCP 디바이스가 단일 패키지에서 4개의 플래시 디바이스를 갖는다면, 두 개의 플래시 디바이스를 갖는 MCP에서는 두 개인 것인데 반하여, 네 개의 칩 인에이블 핀(CE1#~CE4#)이 필요하다. 결과는, 4-디바이스 MCP는 2-디바이스 MCP와 비교하여 상이한 핀 할당 및 PCB 레이아웃을 필요로 한다는 점이다. 게다가, 이러한 칩 인에이블 핀 증가는 플래시 메모리 제어기에 부담이 된다.
후술될 실시예는 단일 패키지 또는 플래시 메모리 시스템에서 두 개의 플래시 디바이스만을 사용한다. 그러나 이들 실시예는 단일 패키지 또는 플래시 메모리 시스템에서 더 많은 수의 플래시 디바이스에 적용될 수 있도록 쉽게 확장된다.
MCP 에서 명령에 의한 디바이스 선택
도 16 및 도 17은, 단일 패키지 내의 두 개의 NAND 플래시 디바이스와 단일 패키지 내의 네 개의 NAND 플래시 디바이스에 대한 디바이스 연결의 예를 도시한다. 도 16의 두 개의 디바이스 실시예의 경우, 공통 버스(164)에 연결되는 두 개의 NAND 플래시 디바이스(160 및 162)가 있다. 도 11의 배치와 달리, 개별 CE# 핀은 없다. 유사하게, 도 17의 네 개의 디바이스 실시예의 경우, 공통 버스(178)에 연결되는 네 개의 NAND 플래시 디바이스(170, 172, 174 및 176)가 있다. 도 12의 배치와 달리, 개별 CE# 핀은 없다. 예시한 예에서, 핀아웃은 패키지 내의 플래시 메모리 디바이스의 수와 상관없이 동일하며, 모든 핀은 공통적으로 연결된다.
일부 종래의 NAND 플래시 시스템은 1바이트 명령 구조를 사용한다. 디바이스 ID가 명령 구조에 포함되지 않는다. 도 18은 본 발명의 실시예에 따른 1바이트 명령 구조를 도시한다. 이 명령은 OP 코드(200)와 디바이스 ID(202)로 구성된다. 이 예에서, 상위 4비트(비트 4 내지 비트 7)가 OP 코드에 할당되고 하위 4비트(비트 0 내지 비트 3)가 디바이스 ID에 할당된다. 4-비트 디바이스 ID로, 총 16개의 디바이스가 배타적으로 선택될 수 있다. OP 코드 및 디바이스 ID에 할당된 비트 수는 변할 수 있으며, 도 18에 도시한 명령 구조는 단지 예임을 주목하기 바란다.
일부 실시예에서, 예컨대 도 16 또는 도 17의 NAND 플래시 디바이스와 같이 멀티-드롭 구성으로 연결된 각 NAND 플래시 디바이스는 공통 버스를 통해 수신된 명령을 처리하여 명령이 특정 메모리 디바이스를 선택하는지를 결정하고 명령이 그 특정 메모리 디바이스를 선택한다면 명령에 따라 동작하도록 구성된 명령 프로세서(미도시)를 포함한다.
표 1은 본 발명의 실시예에 사용하기 위한 예시적인 명령 세트를 게재한다. 제1 명령의 하위 4비트는 최대 16개의 플래시 디바이스 중 하나를 선택한다. 제안한 NAND 플래시 명령과 종래의 NAND 플래시 명령 사이의 차이점은, 본 발명의 예에서의 각 명령의 하위 4비트가 디바이스 ID에 할당된다는 점이다.
기능 제1 명령 사이클 제2 명령 사이클
판독 0Xh 30h
버스트 판독(추가 명령) 2Xh 30h
블록 소거 6Xh D0h
판독 상태 7Xh -
페이지 프로그램 8Xh 10h
<디바이스 ID를 포함하는 예시적인 명령 세트>
X= 디바이스 ID: 0~F 최대 16개의 디바이스
표 2 및 표 3은 최대 16개의 플래시 디바이스 중 하나를 선택하기 위한 디바이스 ID를 갖는 판독 명령 및 페이지 프로그램 명령을 도시한다.
기능 제1 명령 사이클 제2 명령 사이클
판독 디바이스 1 00h 30h
판독 디바이스 2 01h 30h
판독 디바이스 3 02h 30h
..... ..... .....
판독 디바이스 16 0Fh 30h
<디바이스 ID를 갖는 판독 명령>
기능 제1 명령 사이클 제2 명령 사이클
페이지 프로그램 디바이스 1 80h 10h
페이지 프로그램 디바이스 2 81h 10h
페이지 프로그램 디바이스 3 82h 10h
..... ..... .....
페이지 프로그램 디바이스 16 8Fh 10h
<디바이스 ID를 갖는 페이지 프로그램 명령>
도 19는 본 발명의 실시예에 따른 두 개의 NAND 플래시 디바이스에서 인터리브 페이지 프로그램의 동작 타이밍을 예시한다. 다음의 인터리브 페이지 동작은 또한 시스템 내의 두 개보다 많은 플래시 디바이스에 적용될 수 있음을 주목해야 한다.
모든 플래시 디바이스(이 경우, 두 개의 플래시 디바이스)는 항상 임의의 명령을 받는다.
CE#이 로우일 때(510), 페이지 프로그램에 대한 디바이스 ID(80h)(512)를 갖는 제1 명령 사이클이 디바이스 1에 발행된다. 5바이트 입력 어드레스(8Gb NAND 플래시의 경우 A0 내지 A30)(514)와 4K바이트 입력 데이터(516)가 디바이스 1에 로딩되며, 여기서:
제1 어드레스 입력(제1 바이트)= 열 어드레스 1;
제2 어드레스 입력(제2 바이트)= 열 어드레스 2;
제3 어드레스 입력(제3 바이트)= 행 어드레스 1;
제4 어드레스 입력(제4 바이트)= 행 어드레스 2;
제5 어드레스 입력(제5 바이트)= 행 어드레스 3.
디바이스 2는 제1 명령 사이클(80h)로부터 입력 어드레스와 입력 데이터가 디바이스 2용이 아님을 인식할 것이다. 따라서 디바이스 2는 공통 버스로부터의 다음의 5바이트 입력 어드레스 및 4K바이트 입력 데이터를 차단할 것이다(즉, 디바이스 2는 제1 명령 사이클(80h)에 의해 선택해제된다)(520). 페이지 프로그램에 대한 제2 명령 사이클(10h)(518)이 어서팅되어, 디바이스 1은 자동-타이밍되는 내부 프로그램 알고리즘에 의해 관리되는 페이지 프로그램 동작을 시작한다(522). 이 기간 동안, 디바이스 1의 R/B#은 로우가 되어 디바이스 1이 사용중 상태임을 나타낸다(524). 디바이스 2는 제2 명령 사이클(10h)을 무시할 것이며, 이는 제1 명령 사이클(80h)이 디바이스 2용이 아니었기 때문이다. 디바이스 1에서의 내부 페이지 프로그램 동작이 시작했으면 - R/B#에 의해 나타낼 수 있음 - , 그 다음 페이지 프로그램 명령이 디바이스 2에 발행될 수 있다.
페이지 프로그램에 대한 디바이스 ID(81h)(526)를 갖는 제1 명령 사이클이 디바이스 2에 발행된다. 5바이트 입력 어드레스(8Gb NAND 플래시의 경우 A0 내지 A30)(530)와 4K바이트 입력 데이터(532)가 디바이스 1에 로딩된다. 디바이스 1에서의 내부 페이지 프로그램 동작이 디바이스 2에 대한 페이지 프로그램에 대한 제1 명령 사이클(81h)에 의해 인터럽트되지 않는다. 페이지 프로그램에 대한 제2 명령 사이클(10h)(534)이 어서팅되어, 디바이스 2는 자동-타이밍되는 내부 프로그램 알고리즘에 의해 관리되는 페이지 프로그램 동작을 시작한다(536). 이 기간 동안, 디바이스 2의 R/B#은 로우가 되어 디바이스 2가 사용중 상태임을 나타낸다(538).
디바이스 ID(70h)를 갖는 판독 상태 명령이 발행되어 디바이스 1의 상태를 체크한다(540). 디바이스 1이 그 다음 동작을 가질 준비가 된다면, 다른 페이지 프로그램 명령이 디바이스 1에 입력될 수 있다. 페이지 프로그램에 대한 디바이스 ID(80h)(542)를 갖는 제1 명령 사이클이 디바이스 1에 발행된다. 5바이트 입력 어드레스(8Gb NAND 플래시의 경우 A0 내지 A30)(544)와 4K바이트 입력 데이터(546)가 디바이스 1에 로딩된다. 페이지 프로그램에 대한 제2 명령 사이클(10h)(548)이 발행되고, 디바이스 1은 자동-타이밍되는 내부 프로그램 알고리즘에 의해 관리되는 페이지 프로그램 동작을 시작한다(550). 이 기간 동안, 디바이스 1의 R/B#은 로우가 되어 디바이스 1이 사용중 상태임을 나타낸다(552).
도 20은 본 발명의 실시예에 따른 두 개의 NAND 플래시 디바이스에서의 인터리브 페이지 판독의 동작 타이밍을 예시한다. 다음의 인터리브 페이지 동작은 또한 시스템 내의 두 개보다 많은 플래시 디바이스에 적용될 수 있음을 주목해야 한다.
모든 플래시 디바이스(이 경우, 두 개의 플래시 디바이스)는 항상 임의의 명령을 받는다.
CE#이 '로우'일 때(560), 디바이스 1에 대한 페이지 판독에 대한 제1 명령 사이클(00h)(562)이 어서팅되고, 5바이트 입력 어드레스(8Gb NAND 플래시의 경우 A0 내지 A30)(564)가 디바이스 1에 로딩된다. 디바이스 2는 제1 명령 사이클(00h)로부터 입력 어드레스가 디바이스 2용이 아님을 인식할 것이다. 따라서 디바이스 2는 공통 버스로부터의 다음의 5바이트 입력 어드레스를 차단할 것이다(즉, 디바이스 2는 제1 명령 사이클(00h)에 의해 선택해제된다)(570). 페이지 판독에 대한 제2 명령 사이클(30h)(566)이 어서팅되어, 디바이스 1은 자동-타이밍되는 내부 프로그램 알고리즘에 의해 관리되는 페이지 판독 동작을 시작한다(568). 이 기간 동안, 디바이스 1의 R/B#은 로우가 되어 디바이스 1이 사용중 상태임을 나타낸다(572). 디바이스 2는 제2 명령 사이클(30h)을 무시할 것이며, 이는 디바이스 ID(00h)를 갖는 제1 명령 사이클이 디바이스 2용이 아니기 때문이다.
디바이스 2에 대한 페이지 판독에 대한 제1 명령 사이클(01h)(580)이 어서팅되어, 5바이트 입력 어드레스(8Gb NAND 플래시의 경우 A0 내지 A30)(582)가 디바이스 2에 로딩된다. 페이지 판독에 대한 제2 명령 사이클(30h)(584)이 어서팅되어, 디바이스 2는 자동-타이밍되는 판독 알고리즘에 의해 관리되는 페이지 판독 동작을 시작한다(586). 이 기간 동안, 디바이스 2의 R/B#은 로우가 되어 디바이스 2가 사용중 상태임을 나타낸다(588).
디바이스 ID(70h)를 갖는 판독 상태 명령이 디바이스 1에 발행되어 디바이스의 상태를 체크한다(590). 디바이스 1이 그 다음 동작을 갖도록 준비된다면, 다른 명령이 디바이스 1에 입력될 수 있다. 디바이스 1에 대한 버스트 판독에 대한 제1 명령 사이클(20h)(592)이 어서팅되어, 5바이트 입력 어드레스(8Gb NAND 플래시의 경우 A0 내지 A30)(594)가 디바이스 2에 로딩된다. 버스트 판독에 대한 제2 명령 사이클(30h)(596)이 어서팅되어, 디바이스 1은 디바이스 1의 이전 페이지 판독 동작 동안 디바이스 1의 페이지 버퍼에 저장된 4K바이트 데이터에 액세스하는 버스트 판독 동작을 시작한다(598).
디바이스 1로부터의 데이터를 버스트 판독한 이후, 판독 상태 명령(71h)이 발행되어 디바이스 2의 상태를 체크한다(600). 디바이스 1은 판독 상태 명령(71h)을 무시할 것이며, 이는 이 명령이 디바이스 1용이 아니기 때문이다. 디바이스 2가 그 다음 동작을 갖도록 준비된다면, 다른 명령이 디바이스 2에 입력될 수 있다. 디바이스 2에 대한 버스트 판독에 대한 제1 명령 사이클(21h)(602)이 어서팅되어, 5바이트 입력 어드레스(604)가 디바이스 2에 로딩된다. 버스트 판독에 대한 제2 명령 사이클(30h)(606)이 어서팅되어, 디바이스 2는 디바이스 2의 이전 페이지 판독 동작 동안 디바이스 2의 페이지 버퍼에 저장된 4K바이트 데이터에 액세스하는 버스트 판독 동작을 시작한다(608).
유사하게, 판독, 프로그램 및 차단 소거 중 임의의 디바이스 인터리브 동작이 본 발명의 실시예로 수행될 수 있다. 도 21은 본 발명의 실시예에 따라 두 개의 NAND 플래시 디바이스에서의 인터리브 페이지 판독 및 프로그램의 동작 타이밍을 도시한다.
모든 플래시 디바이스(이 경우, 두 개의 플래시 디바이스)는 항상 임의의 명령을 받는다.
CE#이 '로우'일 때(610), 디바이스 1에 대한 페이지 판독에 대한 제1 명령 사이클(00h)(612)이 어서팅되고, 5바이트 입력 어드레스(8Gb NAND 플래시의 경우 A0 내지 A30)(614)가 디바이스 1에 로딩된다. 디바이스 2는 제1 명령 사이클(00h)로부터 입력 어드레스가 디바이스 2용이 아님을 인식할 것이다. 따라서 디바이스 2는 공통 버스로부터의 다음의 5바이트 입력 어드레스를 차단할 것이다(즉, 디바이스 2는 제1 명령 사이클(00h)에 의해 선택해제된다)(620). 페이지 판독에 대한 제2 명령 사이클(30h)(616)이 어서팅되어, 디바이스 1은 자동-타이밍되는 내부 프로그램 알고리즘에 의해 관리되는 페이지 판독 동작을 시작한다(618). 이 기간 동안, 디바이스 1의 R/B#은 로우가 되어 디바이스 1이 사용중 상태임을 나타낸다(622). 디바이스 2는 제2 명령 사이클(30h)을 무시할 것이며, 이는 제1 명령 사이클(OOh)이 디바이스 2용이 아니기 때문이다.
디바이스 2에 대한 페이지 프로그램에 대한 디바이스 ID(81h)(624)를 갖는 제1 명령 사이클이 디바이스 2에 발행된다. 5바이트 입력 어드레스(8Gb NAND 플래시의 경우 A0 내지 A30)(628)와 4K바이트(630) 입력 데이터가 디바이스 1에 로딩된다. 디바이스 1에서의 내부 페이지 프로그램 동작은 디바이스 2에 대한 페이지 프로그램에 대한 제1 명령 사이클(81h)에 의해 인터럽트되지 않는다. 페이지 프로그램에 대한 제2 명령 사이클(10h)(632)이 어서팅되어, 디바이스 2는 자동-타이밍되는 내부 프로그램 알고리즘에 의해 관리되는 페이지 프로그램 동작을 시작한다(634). 이 기간 동안, 디바이스 2의 R/B#은 로우가 되어 디바이스 2가 사용중 상태임을 나타낸다(636).
판독 상태 명령(70h)이 발행되어 디바이스 1의 상태를 체크한다(640). 디바이스 1이 그 다음 동작을 갖도록 준비된다면, 다른 명령이 디바이스 1에 입력될 수 있다. 디바이스 1에 대한 버스트 판독에 대한 제1 명령 사이클(20h)(642)이 어서팅되어, 5바이트 입력 어드레스(644)가 디바이스 1에 로딩된다. 버스트 판독에 대한 제2 명령 사이클(30h)(646)이 어서팅되어, 디바이스 1은 디바이스 1의 이전 페이지 판독 동작 동안 디바이스 1의 페이지 버퍼에 저장된 4K바이트 데이터에 액세스하는 버스트 판독 동작을 시작한다(648).
MCP 에서의 입력 어드레스에 의한 디바이스 선택
다른 실시예에서, 디바이스 선택은 예컨대 행 어드레스의 하나 이상의 MSB와 같은 입력 어드레스의 사용을 통해 달성된다. 표 4에 기재한 명령 및 시퀀스는 종래에 제안한 NAND 플래시의 것들과 동일하다. 상이한 명령 구조가 사용될 수 있음을 명백히 이해해야 한다.
기능 제1 명령 사이클 제2 명령 사이클
판독 00h 30h
버스트 판독(추가 명령) 20h 30h
블록 소거 60h D0h
판독 상태 70h -
페이지 프로그램 80h 10h
리셋 FFh -
<예시적인 명령 세트>
이 명령 외에, 판독, 버스트 판독, 블록 소거, 페이지 프로그램에 대한 전체 명령 사이클은 어드레스를 포함한다. 종래의 8GB NAND 플래시 설계에서, 어드레스는 32비트(A0 내지 A31)를 포함한 4바이트를 포함한다. 어드레스 비트(A0 내지 A12)가 열 어드레스에 할당되고, 어드레스 비트(A13 내지 A30)가 행 어드레스에 할당된다.
본 발명의 실시예에 따르면, 어드레스의 추가 비트가, 단일 패키지(예컨대 멀티-드롭 연결을 사용하는 MCP)로 공통적으로 연결되는 복수의 디바이스 중 하나를 선택하는데 사용된다.
제1 예에서, 두 개의 8Gb 플래시 디바이스의 경우, A31이 디바이스 선택을 실행하는데 사용될 수 있다.
제2 예에서, 네 개의 8Gb 플래시 디바이스의 경우, A31 및 A32가 디바이스 선택을 실행하는데 사용될 수 있다. 이러한 구성은 A32를 전달하기 위해 어드레스에 추가 바이트를 필요로 함을 주목해야 한다. 그러나 명령 및 어드레스는 공통 버스를 통해 시퀀스로서 디바이스에 전달되기 때문에, 이러한 구성은 핀아웃 요구를 변화시키지 않는다.
제2 예에서, 여덟 개의 8Gb 플래시 디바이스의 경우, A31 내지 A33이 디바이스 선택을 실행하기 위해 사용될 수 있다. 이러한 구성은 또한 A32 및 A33을 전달하기 위해 어드레스에서 추가 바이트를 필요로 함을 주목해야 한다. 그러나 명령 및 어드레스는 공통 버스를 통해 시퀀스로서 디바이스에 전달되기 때문에, 이러한 구성은 핀아웃 요구를 변화시키지 않는다.
판독, 버스트 판독, 블록 소거 및 페이지 프로그램에 대한 어드레스 정보를 포함하는 것 외에, 본 발명의 이 실시예의 경우에, 어드레스 정보가 또한 판독 상태와 같은 다른 디바이스-특정 명령을 위해 포함됨을 주목해야 한다.
입력 어드레스에 의한 디바이스 선택(예컨대, 입출력 데이터 제어)을 설명하기 위해, MCP 내에 4개의 플래시 디바이스가 있는 경우를 기술한다. 도 22는 입력 어드레스에 의한 디바이스 선택을 위한 회로의 일예를 도시한다. 그러한 회로는 멀티-드롭 구성으로 연결된 각 NAND 플래시 디바이스에 포함된다. 전체 NAND 플래시의 예시적인 기능 블록도의 경우는 도 1을 참조하기 바란다. 도 22에서, #은 논리 로우일 때의 인에이블(즉, 로우일 때 액티브임)을 나타낸다. CE#, WE#, RE#, WP#, ALE 및 CLE는 외부 제어 입력 신호이다. CEf#, WEf#, REf#, WPf#, ALEf, CLEf는 버퍼링된 내부 제어 신호이다. I/O0~I/O7은 외부 입출력 신호(공통 I/O 신호)이다. I/Of0~I/Of7은 버터링된 내부 입출력 신호이다. A31 및 A32는 어드레스 레지스터로부터의 어드레스 신호이다. 디바이스_ID 레지스터(300)는 고유한 디바이스_ID - 즉, 멀티-드롭 구성으로 연결된 디바이스 사이에서 고유함 - 를 포함하는 레지스터이다. 이것은 예컨대, 각 디바이스의 디바이스_ID 레지스터가 비트 ID_A32 및 ID_A31에 대한 각각의 값을 포함하는 경우에, 레이저 퓨즈, 전기 퓨즈, 패드 본딩 옵션, 금속 레이어 옵션 또는 비휘발성 메모리 셀과 같은 비휘발성 프로그래밍 방법 중 하나에 의해 프로그램될 수 있다. MCP의 네 개의 디바이스의 디바이스_ID 레지스터에 저장된 고유한 디바이스 ID 정보의 예를 아래의 표 5에 기재한다.
MCP에서의 각 플래시 디바이스에서의 디바이스 ID는, 입력 어드레스가 로딩될 때마다 입력 어드레스(A31 및 A32)와 비교된다. 글로벌 버퍼를 통한 입력 어드레스(A31 및 A32)는 디바이스 ID 비교기(302) 내의 디바이스 ID 어드레스 ID_A31 및 ID_A32와 비교된다. 입력 어드레스가 디바이스 ID 어드레스와 일치한다면, 디바이스_ID 비교기의 출력 IOEN(306)은 하이이다. WE# 버퍼와 RE# 버퍼는 CE#뿐만 아니라 버스트 데이터 제어 블록의 DSEL에 의해 제어된다. 상세하게, DSEL이 하이일 때, 이들 버퍼는 디스에이블된다.
버스트 데이터 제어 블록(310)은 IOEN(306), ALEf(312) 및 CLEf(314)의 함수로서 DSEL 출력(320)을 생성한다. 버스트 데이터 제어 블록(310)은 IOEN(306)을 수신하여, 이것을 인버터(316)로 반전하여 IOEN#을 발생시킨다. ALEf(312)는 어드레스 입력 동안 하이인 입력이며, CLEf(314)는 명령 입력 동안 하이인 입력이다. ALEf(312), CLEf(314) 및 IOEN#은 NOR 게이트(318)에 입력되며, NOR 게이트의 출력은 인버터(319)에 입력되며, 인버터의 출력은 DSEL 출력(320)이다. DSEL 로우는, 디바이스가 선태해제되지 않음을 의미하는 반면, DSEL 하이는 디바이스가 선택해제됨을 의미한다. 명령 입력(CLEf= 하이) 또는 어드레스 입력(ALEf= 하이) 동안 DSEL이 항상 하이임을 볼 수 있다. 그러므로 MCP에서 각 디바이스로의 임의의 명령이나 어드레스 입력은 버스트 데이터 제어에 의해 차단되지 않는다(즉, DSEL= 로우). 게다가, 디바이스 ID 일치를 갖는 디바이스는 선택해제되지 않는다.
표 5는 MCP에서 네 개의 플래시 디바이스에 대한 입력 어드레스에 의한 디바이스 선택 표를 기재한다.
제5 어드레스 입력 사이클로부터의 입력 어드레스(A32 및 A31)
ID_A32 ID_A31 0, 0 0, 1 1, 0 1, 1
디바이스 1 0 0 선택됨 - - -
디바이스 2 0 1 - 선택됨 - -
디바이스 3 1 0 - - 선택됨 -
디바이스 4 1 1 - - - 선택됨
<입력 어드레스에 의한 디바이스 선택>
도 23은 도 22에 도시한 회로가 갖는 명령/어드레스/데이터 입력 타이밍의 예를 도시한다. 디바이스 1이 선택되고 디바이스 2 내지 디바이스 4는 선택해제된다. 도 23의 동작 타이밍의 경우, 단지 디바이스 1 및 디바이스 2가 도시되지만, 디바이스 3 및 디바이스 4의 내부 타이밍은 디바이스 2의 것과 동일하다. 제5 어드레스 사이클에서의 입력 어드레스(A32(=0) 및 A31(=0))가 디바이스 ID 비교기에서 디바이스 ID 어드레스 ID_A31 및 ID_A32와 비교된다. 디바이스 1의 IOEN이 하이인 반면 디바이스 2의 IOEN은 로우이다. 디바이스 1의 DSEL은 로우(IOEN= 하이로 인해)이며, WE# 버퍼를 디스인에이블시키지 않는다. 그러므로 외부 핀으로부터의 다음의 4K바이트 입력 데이터는 데이터 입력 사이클 동안 디바이스 1에 입력된다. 디바이스 2의 DSEL은 하이(IOEN= 로우로 인해)이며 WE# 버퍼를 디스에이블시킨다. 그러므로, 버퍼링된 WEf# 신호는 '하이'로 남아 있고, 디바이스 2로의 다음의 4K바이트 입력 데이터는 데이터 입력 사이클 동안 디바이스 1에 입력되지 않는다. 디바이스 3 및 디바이스 4는 디바이스 2처럼 거동한다.
도 24는 도 22에 도시한 회로가 갖는 명령/어드레스/데이터 출력 타이밍을 도시한다. 출력 타이밍은 도 23에 도시한 입력 타이밍과 매우 유사하다. 디바이스 1이 선택되고 디바이스 2 내지 디바이스 4는 선택해제된다. 도 23의 동작 타이밍의 경우, 단지 디바이스 1 및 디바이스 2가 도시되지만, 디바이스 3 및 디바이스 4의 내부 타이밍은 디바이스 2의 것과 동일하다. 제5 어드레스 사이클에서의 입력 어드레스(A32(=0) 및 A31(=0))가 디바이스 ID 비교기에서 디바이스 ID 어드레스 ID_A31 및 ID_A32와 비교된다. 디바이스 1의 IOEN이 하이인 반면 디바이스 2의 IOEN은 로우이다. 디바이스 1의 DSEL은 로우(IOEN= 하이로 인해)이며, RE# 버퍼를 디스인에이블시키지 않는다. 그러므로 4K바이트 판독 데이터가 버스트 데이터 판독 사이클 동안 디바이스 1로부터 액세스될 수 있다. 디바이스 2의 DSEL은 하이(IOEN= 로우로 인해)이며 WE# 버퍼를 디스에이블시킨다. 그러므로, 버퍼링된 REf# 신호는 하이로 남아 있고, 이것은 디바이스 2에서의 글로벌 버퍼를 디스에이블시켜서 I/Of0 내지I/Of7은 Hi-Z 상태로 남아 있다. 디바이스 3 및 디바이스 4는 디바이스 2처럼 거동한다.
본 명세서에서 기술한 입력 어드레스에 의한 디바이스 선택 방법으로, 디바이스 인터리브 동작(예컨대, 페이지 프로그램, 인터리브 페이지 판독 및 인터리브 페이지 판독 & 프로그램 등등)은 앞서 기술한 디바이스 인터리브 동작과 동일한 방식으로 실행될 수 있다.
입력 어드레스에 의한 디바이스 선택을 갖는 디바이스 인터리브 동작에 대한 동작 타이밍 및 시퀀스는 도시하지 않으며, 이는 디바이스 선택 방식의 두 가지 예(예컨대, 명령에 의한 디바이스 선택과 입력 어드레스에 의한 디바이스 선택)는 거의 동일하기 때문이다.
전술한 실시예에서, 디바이스 요소와 회로는 간략화를 위해 도면들에서 도시한 바와 같이 서로 연결된다. 실제 애플리케이션에서, 이들 디바이스, 요소 회로 등은 서로 직접 연결될 수 있거나, 다른 디바이스 요소, 회로 등을 통해 간접적으로 연결될 수 있다. 따라서, 실제 구성에서, 요소, 회로 및 디바이스는 서로 직간접적으로 결합될 수 있다.
본 발명의 전술한 실시예는 예를 든 것이고자 한다. 여기 수반하는 청구범위에 의해서만 한정된 본 발명의 적용범위로부터 벗어나지 않고 당업자에 의해 특정한 실시예에 대한 변경, 수정 및 변형이 이뤄질 수 도 있다.

Claims (69)

  1. 메모리 시스템으로서:
    메모리 제어기; 및
    멀티-드롭 연결을 이용하여 공통 버스를 통해 제어기에 연결되는 복수개의 메모리 디바이스
    를 포함하되, 상기 메모리 제어기는 명령에 의해 디바이스 선택을 수행하는 메모리 시스템.
  2. 청구항 1에 있어서, 상기 메모리 제어기는 명령 op 코드부와 디바이스 식별부를 포함하는 명령을 각 명령에 대해 전달함에 의해, 명령에 의한 디바이스 선택을 수행하며;
    복수개의 메모리 디바이스 각각은 상기 명령의 디바이스 식별부가 메모리 디바이스의 디바이스 식별자와 일치하는 경우 상기 명령에 따라 동작하는, 메모리 시스템.
  3. 청구항 1에 있어서, 상기 명령은 이하:
    디바이스 식별자 <device_ID>를 갖는 디바이스에 대한 판독 상태 동작에 대해서는: <read op_code>; <device_ID>, 여기서 <read op_code>는 판독 동작을 규정하는 op 코드 임;
    디바이스 식별자 <device_ID>를 갖는 디바이스에 대한 버스트 판독 동작에 대해서는: <burst read op_code>; <device_ID>, 여기서 <burst read op_code>는 버스트 판독 동작을 규정하는 op 코드 임;
    디바이스 식별자 <device_ID>를 갖는 디바이스에 대한 블록 소거 동작에 대해서는: <block erase op_code>; <device_ID>, 여기서 <block erase op_code>는 블록 소거 동작을 규정하는 op 코드 임;
    디바이스 식별자 <device_ID>를 갖는 디바이스에 대한 판독 동작에 대해서는: <read status op_code>; <device_ID>, 여기서 <read status op_code>는 판독 상태 동작을 규정하는 op 코드 임;
    디바이스 식별자 <device_ID>를 갖는 디바이스에 대한 페이지 프로그램 동작에 대해서는: <page program op_code>; <device_ID>, 여기서 <page program op_code>는 페이지 프로그램 동작을 규정하는 op 코드 임;
    로부터 선택된 명령인, 메모리 시스템.
  4. 청구항 2에 있어서, 상기 명령은 8 비트 명령으로, 그 중에서 명령부는 4비트이고, 디바이스 식별부는 4비트인, 메모리 시스템.
  5. 청구항 1에 있어서, 디바이스 선택은 디바이스 인터리브 동작을 갖는 명령에 의해 수행되는, 메모리 시스템.
  6. 청구항 5에 있어서, 상기 인터리브 동작은:
    제2 디바이스의 페이지 프로그램과 인터리브된 제1 디바이스의 페이지 프로그램;
    제2 디바이스의 페이지 판독과 인터리브된 제1 디바이스의 페이지 프로그램; 및
    제2 디바이스의 페이지 판독과 인터리브된 제1 디바이스의 페이지 판독;
    중 하나를 포함하는, 메모리 시스템.
  7. 청구항 1에 있어서, 상기 복수개의 디바이스는 멀티-칩 패키지의 일부인 복수개의 NAND 플래시 디바이스를 포함하는, 메모리 시스템.
  8. 청구항 7에 있어서, 복수개의 NAND 플래시 디바이스에 대해 인에이블하는 공통 칩을 포함하는, 메모리 시스템.
  9. 청구항 1에 있어서, 상기 공통 버스는:
    기록 보호 라인;
    기록 인에이블 라인;
    판독 인에이블 라인;
    어드레스 래치 인에이블 라인;
    명령 래치 인에이블 라인;
    칩 인에이블 라인;
    명령, 어드레스 및 데이터용의 I/O; 및
    레디/비지 라인
    을 포함하는, 메모리 시스템.
  10. 메모리 시스템으로서:
    메모리 제어기; 및
    멀티-드롭 연결을 이용하여 공통 버스를 통해 제어기에 연결되는 복수개의 메모리 디바이스;
    를 포함하되, 상기 메모리 제어기는 입력 어드레스에 의한 디바이스 선택을 수행하며;
    각각의 메모리 디바이스는:
    디바이스 식별자를 갖는 레지스터; 및
    수신된 입력 어드레스의 선택된 비트와 레지스터의 콘텐츠를 비교하여 일치가 있는지 여부를 결정하는 디바이스 식별자 비교기를 포함하되, 주어진 디바이스의 상기 디바이스 식별자 비교기가 일치가 있다고 결정한 경우에 주어진 디바이스가 선택되는, 메모리 시스템.
  11. 청구항 10에 있어서,
    명령, 데이터 및 입력 어드레스가 수신시 초기에 저장되는 글로벌 버퍼
    를 포함하되, 상기 디바이스 식별자 비교기는 상기 글로벌 버퍼를 통해 수신된 입력 어드레스의 선택된 비트를 취득하는, 메모리 시스템.
  12. 청구항 10에 있어서, 각각의 메모리 디바이스는
    상기 디바이스 식별자 비교기가 일치가 있다고 결정하고;
    명령 입력이 진행중이며;
    어드레스 입력이 진행중인 경우
    상기 메모리 디바이스가 선택되도록 하는 버스트 데이터 제어기를 더 포함하는, 메모리 시스템.
  13. 청구항 12에 있어서, 각각의 메모리 디바이스에서, 상기 버스트 데이터 제어기는 상기 메모리 디바이스가 선택되는지 또는 비선택되는지를 나타내는 출력을 포함하는, 메모리 시스템.
  14. 청구항 12에 있어서, 각각의 버스트 데이터 제어기는:
    상기 디바이스 식별자 비교기의 출력, 어드레스 입력이 진행중인지 여부를 나타내는 어드레스 래치 인에이블 신호, 및 명령 입력이 진행중인지 여부를 나타내는 명령 래치 인에이블 신호를 수신하는 로직 회로를 포함하되, 상기 로직 회로는 상기 메모리 디바이스가 선택되는지 또는 비선택되는지를 나타내는 출력을 생성하는, 메모리 시스템.
  15. 청구항 10에 있어서, 각각의 메모리 디바이스는:
    수신된 기록 인에이블 신호를 버퍼링하기 위한 기록 인에이블 버퍼 - 상기 기록 버퍼는 메모리 디바이스가 선택되는지 또는 비선택되는지의 표시를 수신하기 위한 입력을 가지고, 상기 기록 인에이블 버퍼는 상기 메모리 디바이스가 비선택되는 경우 디스에이블됨 - ; 및
    수신된 판독 인에이블 신호를 버퍼링하기 위한 판독 인에이블 버퍼 - 상기 판독 버퍼는 메모리 디바이스가 선택되는지 또는 비선택되는지의 표시를 수신하기 위한 입력을 가지고, 상기 판독 인에이블 버퍼는 상기 메모리 디바이스가 비선택되는 경우 디스에이블됨 -
    을 포함하는, 메모리 시스템.
  16. 청구항 10에 있어서, 디바이스 선택은 디바이스 인터리브 동작을 이용하여 입력 어드레스에 의해 수행되는, 메모리 시스템.
  17. 청구항 16에 있어서, 상기 인터리브 동작은:
    제2 디바이스의 페이지 프로그램과 인터리브된 제1 디바이스의 페이지 프로그램;
    제2 디바이스의 페이지 판독과 인터리브된 제1 디바이스의 페이지 프로그램; 및
    제2 디바이스의 페이지 판독과 인터리브된 제1 디바이스의 페이지 판독
    중 하나를 포함하는, 메모리 시스템.
  18. 청구항 10에 있어서, 상기 복수개의 장치는 멀티-칩 패지지의 일부인 복수개의 NAND 플래시 디바이스를 포함하는, 메모리 시스템.
  19. 청구항 18에 있어서,
    복수개의 NAND 플래시 디바이스에 대해 인에이블하는 공통 칩
    을 포함하는, 메모리 시스템.
  20. 청구항 10에 있어서, 상기 공통 버스는:
    기록 보호 라인;
    기록 인에이블 라인;
    판독 인에이블 라인;
    어드레스 래치 인에이블 라인;
    명령 래치 인에이블 라인;
    칩 인에이블 라인;
    명령, 어드레스 및 데이터용의 I/O; 및
    레디/비지 라인
    을 포함하는, 메모리 시스템.
  21. 메모리 제어기 및 멀티-드롭 연결을 이용하여 공통 버스를 통해 제어기에 연결되는 복수개의 메모리 디바이스를 포함하는 시스템에 이용되는 메모리 제어기로서, 상기 메모리 제어기는 명령에 의해 디바이스 선택을 수행하는, 메모리 제어기.
  22. 청구항 21에 있어서, 상기 메모리 제어기는 명령 op 코드부와 디바이스 식별부를 포함하는 명령을 각 명령에 대해 전달함에 의해, 명령에 의한 디바이스 선택을 수행하는, 메모리 제어기.
  23. 청구항 21에 있어서, 상기 명령은 이하:
    디바이스 식별자 <device_ID>를 갖는 디바이스에 대한 판독 상태 동작에 대해서는: <read op_code>; <device_ID>, 여기서 <read op_code>는 판독 동작을 규정하는 op 코드 임;
    디바이스 식별자 <device_ID>를 갖는 디바이스에 대한 버스트 판독 동작에 대해서는: <burst read op_code>; <device_ID>, 여기서 <burst read op_code>는 버스트 판독 동작을 규정하는 op 코드 임;
    디바이스 식별자 <device_ID>를 갖는 디바이스에 대한 블록 소거 동작에 대해서는: <block erase op_code>; <device_ID>, 여기서 <block erase op_code>는 블록 소거 동작을 규정하는 op 코드 임;
    디바이스 식별자 <device_ID>를 갖는 디바이스에 대한 판독 동작에 대해서는: <read status op_code>; <device_ID>, 여기서 <read status op_code>는 판독 상태 동작을 규정하는 op 코드 임;
    디바이스 식별자 <device_ID>를 갖는 디바이스에 대한 페이지 프로그램 동작에 대해서는: <page program op_code>; <device_ID>, 여기서 <page program op_code>는 페이지 프로그램 동작을 규정하는 op 코드 임;
    로부터 선택된 명령인, 메모리 제어기.
  24. 청구항 22에 있어서, 상기 명령은 8 비트 명령으로, 그 중에서 명령부는 4비트이고, 디바이스 식별부는 4비트인, 메모리 제어기.
  25. 청구항 21에 있어서, 디바이스 선택은 디바이스 인터리브 동작을 갖는 명령에 의해 수행되는, 메모리 제어기.
  26. 청구항 25에 있어서, 상기 인터리브 동작은:
    제2 디바이스의 페이지 프로그램과 인터리브된 제1 디바이스의 페이지 프로그램;
    제2 디바이스의 페이지 판독과 인터리브된 제1 디바이스의 페이지 프로그램; 및
    제2 디바이스의 페이지 판독과 인터리브된 제1 디바이스의 페이지 판독;
    중 하나를 포함하는, 메모리 제어기.
  27. 청구항 21에 있어서, 상기 복수개의 디바이스는 멀티-칩 패키지의 일부인 복수개의 NAND 플래시 디바이스를 포함하는 시스템에 이용되는, 메모리 제어기.
  28. 청구항 27에 있어서, 복수개의 NAND 플래시 디바이스에 대해 인에이블하는 공통 칩을 포함하는, 메모리 제어기.
  29. 청구항 21에 있어서, 상기 공통 버스는:
    기록 보호 라인;
    기록 인에이블 라인;
    판독 인에이블 라인;
    어드레스 래치 인에이블 라인;
    명령 래치 인에이블 라인;
    칩 인에이블 라인;
    명령, 어드레스 및 데이터용의 I/O; 및
    레디/비지 라인
    을 포함하는, 메모리 제어기.
  30. 메모리 제어기 및 메모리 디바이스를 포함하는 멀티-드롭 연결을 이용하여 공통 버스를 통해 제어기에 연결되는 복수개의 메모리 디바이스를 포함하는 시스템에 이용되는 메모리 디바이스로서,
    명령이 특정 메모리 디바이스를 선택하는 경우를 결정하도록 상기 공통 버스를 통해 수신된 명령을 처리하고, 명령이 특정 메모리 디바이스를 선택하는 경우 명령에 따라 동작하도록 구성되는 명령 프로세서를 포함하는, 메모리 디바이스.
  31. 청구항 30에 있어서,
    상기 명령은 명령 op 코드부 및 디바이스 식별부를 포함하며,
    상기 명령 프로세서는 상기 명령의 상기 디바이스 식별부가 상기 메모리 디바이스의 디바이스 식별자와 일치하는 경우의 명령에 따라 동작하는, 메모리 디바이스.
  32. 청구항 30에 있어서, 상기 명령은 이하:
    디바이스 식별자 <device_ID>를 갖는 디바이스에 대한 판독 동작에 대해서는: <read op_code>; <device_ID>, 여기서 <read op_code>는 판독 동작을 규정하는 op 코드 임;
    디바이스 식별자 <device_ID>를 갖는 디바이스에 대한 버스트 판독 동작에 대해서는: <burst read op_code>; <device_ID>, 여기서 <burst read op_code>는 버스트 판독 동작을 규정하는 op 코드 임;
    디바이스 식별자 <device_ID>를 갖는 디바이스에 대한 블록 소거 동작에 대해서는: <block erase op_code>; <device_ID>, 여기서 <block erase op_code>는 블록 소거 동작을 규정하는 op 코드 임;
    디바이스 식별자 <device_ID>를 갖는 디바이스에 대한 판독 동작에 대해서는: <read status op_code>; <device_ID>, 여기서 <read status op_code>는 판독 상태 동작을 규정하는 op 코드 임;
    디바이스 식별자 <device_ID>를 갖는 디바이스에 대한 페이지 프로그램 동작에 대해서는: <page program op_code>; <device_ID>, 여기서 <page program op_code>는 페이지 프로그램 동작을 규정하는 op 코드 임;
    로부터 선택된 명령인, 메모리 디바이스.
  33. 청구항 31에 있어서, 상기 명령은 8 비트 명령으로, 그 중에서 명령부는 4비트이고, 디바이스 식별부는 4비트인, 메모리 디바이스.
  34. 청구항 30에 있어서, 디바이스 선택은 디바이스 인터리브 동작을 갖는 명령에 의해 수행되는, 메모리 디바이스.
  35. 청구항 34에 있어서, 상기 인터리브 동작은:
    제2 디바이스의 페이지 프로그램과 인터리브된 상기 메모리 디바이스의 페이지 프로그램;
    제2 디바이스의 페이지 판독과 인터리브된 상기 메모리 디바이스의 페이지 프로그램; 및
    제2 디바이스의 페이지 판독과 인터리브된 상기 메모리 디바이스의 페이지 판독;
    중 하나를 포함하는, 메모리 디바이스.
  36. 청구항 30에 있어서, 상기 복수개의 디바이스는 멀티-칩 패키지의 일부인 복수개의 NAND 플래시 디바이스를 포함하는, 메모리 디바이스.
  37. 청구항 36에 있어서, 복수개의 NAND 플래시 디바이스에 대해 인에이블하는 공통 칩을 포함하는, 메모리 디바이스.
  38. 청구항 30에 있어서, 상기 공통 버스는:
    기록 보호 라인;
    기록 인에이블 라인;
    판독 인에이블 라인;
    어드레스 래치 인에이블 라인;
    명령 래치 인에이블 라인;
    칩 인에이블 라인;
    명령, 어드레스 및 데이터용의 I/O; 및
    레디/비지 라인
    을 포함하는, 메모리 디바이스.
  39. 메모리 제어기 및 멀티-드롭 연결을 이용하여 공통 버스를 통해 제어기에 연결되는 메모리 디바이스를 포함하는 복수개의 메모리 디바이스를 포함하는 시스템에 이용되는 메모리 디바이스로서,
    디바이스 식별자를 포함하는 레지스터;
    수신된 입력 어드레스의 선택된 비트와 레지스터의 콘텐츠를 비교하여 일치가 있는지 여부를 결정하는 디바이스 식별자 비교기를 포함하되, 상기 디바이스 식별자 비교기가 일치가 있다고 결정한 경우에 상기 메모리 디바이스가 선택되는, 메모리 디바이스.
  40. 청구항 39에 있어서,
    명령, 데이터 및 입력 어드레스가 수신시 초기에 저장되는 글로벌 버퍼
    를 포함하되, 상기 디바이스 식별자 비교기는 상기 글로벌 버퍼를 통해 수신된 입력 어드레스의 선택된 비트를 취득하는, 메모리 디바이스.
  41. 청구항 39에 있어서,
    상기 디바이스 식별자 비교기가 일치가 있다고 결정하고;
    명령 입력이 진행중이며;
    어드레스 입력이 진행중인 경우
    상기 메모리 디바이스가 선택되도록 하는 버스트 데이터 제어기를 더 포함하는, 메모리 디바이스.
  42. 청구항 41에 있어서, 상기 버스트 데이터 제어기는 상기 메모리 디바이스가 선택되는지 또는 비선택되는지를 나타내는 출력을 포함하는, 메모리 디바이스.
  43. 청구항 41에 있어서, 상기 버스트 데이터 제어기는:
    상기 디바이스 식별자 비교기의 출력, 어드레스 입력이 진행중인지 여부를 나타내는 어드레스 래치 인에이블 신호, 및 명령 입력이 진행중인지 여부를 나타내는 명령 래치 인에이블 신호를 수신하는 로직 회로를 포함하되, 상기 로직 회로는 상기 메모리 디바이스가 선택되는지 또는 비선택되는지를 나타내는 출력을 생성하는, 메모리 디바이스.
  44. 청구항 39에 있어서, 상기 메모리 디바이스는:
    수신된 기록 인에이블 신호를 버퍼링하기 위한 기록 인에이블 버퍼 - 상기 기록 버퍼는 메모리 디바이스가 선택되는지 또는 비선택되는지의 표시를 수신하기 위한 입력을 가지고, 상기 기록 인에이블 버퍼는 상기 메모리 디바이스가 비선택되는 경우 디스에이블됨 - ; 및
    수신된 판독 인에이블 신호를 버퍼링하기 위한 판독 인에이블 버퍼 - 상기 판독 버퍼는 메모리 디바이스가 선택되는지 또는 비선택되는지의 표시를 수신하기 위한 입력을 가지고, 상기 판독 인에이블 버퍼는 상기 메모리 디바이스가 비선택되는 경우 디스에이블됨 -
    을 포함하는, 메모리 디바이스.
  45. 청구항 39에 있어서, 디바이스 선택은 디바이스 인터리브 동작을 이용하여 입력 어드레스에 의해 수행되는, 메모리 디바이스.
  46. 청구항 45에 있어서, 상기 인터리브 동작은:
    제2 디바이스의 페이지 프로그램과 인터리브된 상기 메모리 디바이스의 페이지 프로그램;
    제2 디바이스의 페이지 판독과 인터리브된 상기 메모리 디바이스의 페이지 프로그램; 및
    제2 디바이스의 페이지 판독과 인터리브된 상기 메모리 디바이스의 페이지 판독;
    중 하나를 포함하는, 메모리 디바이스.
  47. 청구항 39에 있어서, 상기 복수개의 디바이스는 멀티-칩 패지키의 일부인 복수개의 NAND 플래시 디바이스를 포함하는, 메모리 디바이스.
  48. 청구항 47에 있어서,
    복수개의 NAND 플래시 디바이스에 대해 인에블하는 공통 칩을 포함하는, 메모리 디바이스.
  49. 청구항 39에 있어서, 상기 공통 버스는:
    기록 보호 라인;
    기록 인에이블 라인;
    판독 인에이블 라인;
    어드레스 래치 인에이블 라인;
    명령 래치 인에이블 라인;
    칩 인에이블 라인;
    명령, 어드레스 및 데이터용의 I/O; 및
    레디/비지 라인
    을 포함하는, 메모리 디바이스.
  50. 메모리 제어기 및 멀티-드롭 연결을 이용하여 공통 버스를 통해 제어기에 연결되는 복수개의 메모리 디바이스를 포함하는 메모리 시스템에서의 방법으로서, 상기 방법은:
    명령에 의해 디바이스 선택을 수행하는 단계를 포함하는 방법.
  51. 청구항 50에 있어서,
    명령에 의해 디바이스 선택을 수행하는 단계는 명령 op 코드부와 디바이스 식별부를 포함하는 명령을 각 명령에 대해 전달하는 단계를 포함하며;
    상기 방법은:
    복수의 메모리 디바이스의 각각이 상기 명령의 디바이스 식별부가 상기 메모리 디바이스의 디바이스 식별자와 일치하는 경우 상기 명령에 따라 동작하는 단계를 더 포함하는 방법.
  52. 청구항 50에 있어서, 상기 명령은 이하:
    디바이스 식별자 <device_ID>를 갖는 디바이스에 대한 판독 상태 동작에 대해서는: <read op_code>; <device_ID>, 여기서 <read op_code>는 판독 동작을 규정하는 op 코드 임;
    디바이스 식별자 <device_ID>를 갖는 디바이스에 대한 버스트 판독 동작에 대해서는: <burst read op_code>; <device_ID>, 여기서 <burst read op_code>는 버스트 판독 동작을 규정하는 op 코드 임;
    디바이스 식별자 <device_ID>를 갖는 디바이스에 대한 블록 소거 동작에 대해서는: <block erase op_code>; <device_ID>, 여기서 <block erase op_code>는 블록 소거 동작을 규정하는 op 코드 임;
    디바이스 식별자 <device_ID>를 갖는 디바이스에 대한 판독 동작에 대해서는: <read status op_code>; <device_ID>, 여기서 <read status op_code>는 판독 상태 동작을 규정하는 op 코드 임;
    디바이스 식별자 <device_ID>를 갖는 디바이스에 대한 페이지 프로그램 동작에 대해서는: <page program op_code>; <device_ID>, 여기서 <page program op_code>는 페이지 프로그램 동작을 규정하는 op 코드 임;
    로부터 선택된 명령인, 방법.
  53. 청구항 51에 있어서, 상기 명령은 8 비트 명령으로, 그 중에서 명령부는 4비트이고, 디바이스 식별부는 4비트인, 방법.
  54. 청구항 50에 있어서, 디바이스 선택을 수행하는 단계는 디바이스 인터리브 동작을 수행하는 단계를 포함하는, 방법.
  55. 청구항 54에 있어서, 디바이스 인터리브 동작을 수행하는 단계는:
    제2 디바이스의 페이지 프로그램과 인터리브된 제1 디바이스의 페이지 프로그래밍 단계;
    제2 디바이스의 페이지 판독과 인터리브된 제1 디바이스의 페이지 프로그래밍 단계; 및
    제2 디바이스의 페이지 판독과 인터리브된 제1 디바이스의 페이지 판독 단계;
    중 하나를 포함하는, 방법.
  56. 청구항 50에 있어서, 상기 복수개의 디바이스는 멀티-칩 패키지의 일부인 복수개의 NAND 플래시 디바이스를 포함하는, 방법.
  57. 청구항 56에 있어서, 상기 멀티-칩 패지키는:
    복수개의 NAND 플래시 디바이스에 대해 인에이블하는 공통 칩을 포함하는, 방법.
  58. 청구항 50에 있어서, 상기 공통 버스는:
    기록 보호 라인;
    기록 인에이블 라인;
    판독 인에이블 라인;
    어드레스 래치 인에이블 라인;
    명령 래치 인에이블 라인;
    칩 인에이블 라인;
    명령, 어드레스 및 데이터용의 I/O; 및
    레디/비지 라인
    을 포함하는, 방법.
  59. 메모리 제어기 및 멀티-드롭 연결을 이용하여 공통 버스를 통해 제어기에 연결되는 복수개의 메모리 디바이스를 포함하는 메모리 시스템에서 이용되는 방법으로서, 상기 방법은:
    상기 메모리 제어기가 입력 어드레스에 의한 디바이스 선택을 수행하는 단계;
    각각의 메모리 디바이스가 레지스터내에 디바이스 식별자를 유지하는 단계;
    각각의 메모리 디바이스내의 디바이스 식별자 비교기가 수신된 입력 어드레스의 선택된 비트와 상기 메모리 디바이스의 레지스터의 콘텐츠를 비교하여 일치가 있는지를 결정하는 단계를 포함하되, 주어진 디바이스의 상기 디바이스 식별자 비교기가 일치가 있다고 결정한 경우에 주어진 디바이스가 선택되는, 방법.
  60. 청구항 59에 있어서,
    각각의 메모리 디바이스가 글로벌 버퍼에 수신시 초기에 저장되는 명령, 데이터 및 입력 어드레스를 초기에 저장하는 단계를 포함하되,
    각각의 메모리 디바이스에서, 상기 디바이스 식별자 비교기는 상기 글로벌 버퍼를 통해 수신된 입력 어드레스의 선택된 비트를 취득하는, 방법.
  61. 청구항 59에 있어서,
    상기 디바이스 식별자 비교기가 일치가 있다고 결정하고;
    명령 입력이 진행중이며;
    어드레스 입력이 진행중인 경우
    각 메모리 디바이스 내의 버스트 데이터 제어기에 의해 상기 메모리 디바이스가 선택되도록 하는 단계를 더 포함하는, 방법.
  62. 청구항 61에 있어서, 각각의 메모리 디바이스에서, 상기 버스트 데이터 제어기는 상기 메모리 디바이스가 선택되는지 또는 비선택되는지를 나타내는 출력을 생성하는, 방법.
  63. 청구항 61에 있어서, 각각의 메모리 디바이스에서:
    상기 메모리 디바이스의 버스트 데이터 제어기에서:
    a) 로직 회로에서, 상기 메모리 디바이스의 상기 디바이스 식별자 비교기의 출력을 수신하는 단계;
    b) 어드레스 입력이 진행중인지 여부를 나타내는 어드레스 래치 인에이블 신호를 생성하는 단계,
    c) 명령 입력이 진행중인지 여부를 나타내는 명령 래치 인에이블 신호를 생성하는 단계를 더 포함하되,
    상기 방법은 상기 메모리 디바이스가 선택되는지 또는 비선택되는지를 나타내는 출력을 상기 로직 회로가 생성하는 단계를 더 포함하는, 방법.
  64. 청구항 59에 있어서, 각각의 메모리 디바이스에서:
    수신된 기록 인에이블 신호를 기록 버퍼에서 버퍼링하는 단계 - 상기 기록 버퍼는 상기 메모리 디바이스가 선택되는지 또는 비선택되는지의 표시를 수신하기 위한 입력을 가지고, 상기 기록 인에이블 버퍼는 상기 메모리 디바이스가 비선택되는 경우 디스에이블됨 - ; 및
    수신된 판독 인에이블 신호를 판독 버퍼에서 버퍼링하는 단계 - 상기 판독 버퍼는 상기 메모리 디바이스가 선택되는지 또는 비선택되는지의 표시를 수신하기 위한 입력을 가지고, 상기 판독 인에이블 버퍼는 상기 메모리 디바이스가 비선택되는 경우 디스에이블됨 -
    를 더 포함하는 방법.
  65. 청구항 59에 있어서, 디바이스 선택은 디바이스 인터리브 동작을 이용하여 입력 어드레스에 의해 수행되는, 방법.
  66. 청구항 65에 있어서, 상기 인터리브 동작은:
    제2 디바이스의 페이지 프로그램과 인터리브된 제1 디바이스의 페이지 프로그램;
    제2 디바이스의 페이지 판독과 인터리브된 제1 디바이스의 페이지 프로그램; 및
    제2 디바이스의 페이지 판독과 인터리브된 제1 디바이스의 페이지 판독;
    중 하나를 포함하는, 방법.
  67. 청구항 59에 있어서, 상기 복수개의 디바이스는 멀티-칩 패키지의 일부인 복수개의 NAND 플래시 디바이스를 포함하는, 방법.
  68. 청구항 67에 있어서, 복수개의 NAND 플래시 디바이스에 대해 인에이블하는 공통 칩을 이용하는 단계를 더 포함하는, 방법.
  69. 청구항 59에 있어서,
    기록 보호 라인;
    기록 인에이블 라인;
    판독 인에이블 라인;
    어드레스 래치 인에이블 라인;
    명령 래치 인에이블 라인;
    칩 인에이블 라인;
    명령, 어드레스 및 데이터용의 I/O; 및
    레디/비지 라인
    을 포함하는 공통 버스를 이용하는 단계를 더 포함하는 방법.
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