KR20030038320A

KR20030038320A - 반도체 메모리

Info

Publication number: KR20030038320A
Application number: KR1020020031892A
Authority: KR
Inventors: 나카가와하루노부
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2001-11-08
Filing date: 2002-06-07
Publication date: 2003-05-16
Also published as: KR100852923B1; JP2003151285A; US6735126B1

Abstract

본 발명은 전기적으로 개서 가능한 비휘발성 메모리 셀을 갖는 반도체 메모리에 있어서, 최소 소거 단위인 복수의 메모리 영역을 효율적으로 선택하는 것을 목적으로 한다.

본 발명에 따른 반도체 메모리는 최소 소거 단위인 복수의 메모리 영역으로 구성된 복수의 메모리 블록을 가지고 있다. 소거 선택 회로는 소거 명령에 대응하여 공급되는 소거 제어 신호가 제1 소거 모드를 지시하는 경우, 제1 어드레스 신호에 의해 선택되는 메모리 블록 내의 모든 메모리 영역을 선택한다. 소거 제어 회로는 소거 선택 회로에 의해 선택된 메모리 영역의 데이터를 소거한다. 즉, 소거 제어 신호가 제1 소거 모드를 지시하는 경우, 데이터의 소거는 메모리 블록 단위로 실행된다. 1 회의 소거 명령에 의해 데이터를 소거하는 복수의 메모리 영역을 한 번에 선택할 수 있기 때문에, 소거 명령의 입력 회수를 저감할 수 있다. 따라서, 반도체 메모리를 제어하는 CPU 등에 의해 실행되는 시스템 프로그램을 간소하게 할 수 있다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}

본 발명은 전기적으로 개서 가능한(rewritable) 비휘발성 반도체 메모리에관한 것이다.

플래시 메모리 등의 비휘발성 반도체 메모리는 소거 동작을 칩 전체 또는 섹터 단위로 실행할 수 있다.

도 5는 섹터 단위로 데이터를 소거하기 위한 반도체 메모리 내의 제어 회로의 예를 도시하고 있다. 섹터 디코더(1)는 어드레스 신호 ADD(섹터 어드레스)에 따라서 섹터 선택 신호 SEC0-255 중 어느 하나의 섹터 선택 신호를 활성화시킨다. 섹터 래치 회로(2)는 섹터 선택 신호 SEC0-255를 각각 래치하고, 래치한 신호를 소거 플래그 신호 EFLG0-255로서 출력하는 래치 SL0-255를 가지고 있다. 래치 SL0-255는 메모리 어레이의 섹터(도시하지 않음)에 대응하여 각각 형성되어 있다. 그리고, 섹터 선택 신호 SEC0-255에 따라서 활성화된 소거 플래그 신호 EFLG0-255에 대응하는 섹터가 선택되고, 이들 섹터 내의 데이터가 소거된다.

도 6은 섹터 단위로 데이터를 소거하는 경우의 동작을 도시하고 있다. 이 예에서는 기록 인에이블 신호 /WE에 동기하여 어드레스 신호 ADD 및 데이터 신호 DQ가 입력된다.

먼저, 제1 버스 사이클에 의해 어드레스 신호 ADD에 555h("h"는 16 진수를 나타냄)가 공급되며 데이터 신호 DQ에 AAh가 공급되고, 제2 버스 사이클에 의해 어드레스 신호 ADD에 2AAh가 공급되며 데이터 신호 DQ에 55h가 공급되고, 플래시 메모리의 내부 회로가 활성화된다. 이어서, 제3 버스 사이클에 의해 어드레스 신호 ADD에 555h가 공급되고 데이터 신호 DQ에 80h가 공급되면, 플래시 메모리는 소거 명령이 공급된 것으로 인식하고, 소거 동작을 제어하는 제어 회로의 동작을 개시한다.

다음에, 제4 및 제5 버스 사이클에 의해 어드레스 신호 ADD에 555h 및 2AAh가 공급되고, 데이터 신호 DQ에 AAh 및 55h가 순차적으로 공급된다. 섹터 소거시에는 제6 버스 사이클에 의해 데이터 신호 DQ에 30h(섹터 어드레스 SA의 공급을 지시함)가 공급된다. 이 때, 어드레스 신호 ADD가 데이터를 소거하는 섹터 어드레스 SA0으로서 공급된다. 도 5에 도시된 섹터 디코더(1)는 섹터 어드레스 SA를 디코딩한다. 섹터 래치 회로(2)는 섹터 디코더(1)로부터 출력되는 섹터 선택 신호 SEC(SEC0-255 중 어느 하나의 섹터 선택 신호)를 래치하고, 소거 플래그 신호 EFLG를 활성화시킨다.

복수의 섹터를 소거하는 경우, 제7 버스 사이클 이후에 섹터 어드레스 SA와 데이터 신호 DQ(30h)가 기록 인에이블 신호 /WE에 동기하여 순차적으로 공급된다. 섹터 디코더(1)는 전술한 내용과 동일하게 섹터 어드레스 SA를 순차적으로 디코딩한다. 섹터 래치 회로(2)는 섹터 디코더(1)로부터 출력되는 섹터 선택 신호 SEC(SEC0-255 중 어느 하나의 섹터 선택 신호)를 순차적으로 래치하고, 소거 플래그 신호 EFLG를 활성화시킨다. 그리고, 최후로 공급된 명령(섹터 어드레스)으로부터 소정 기간 후에 소거 동작이 개시되고, 섹터 래치 회로(2)에 활성화되어 있는 소거 플래그 신호 EFLG에 대응하는 섹터의 데이터가 소거된다. 여기서, 제1 버스 사이클 내지 제6 버스 사이클을 소거 명령 입력 기간이라 칭하고, 제7 버스 사이클로부터 소거 동작이 개시될 때까지의 기간을 타임 아웃 기간이라 칭하고 있다. 또한, 제6 버스 사이클에 의해 데이터 신호 DQ에 10h가 공급되면, 플래시 메모리는소정 기간 후 모든 섹터의 데이터를 소거하는 칩 일괄 소거를 실행한다.

종래의 플래시 메모리에서는, 복수의 섹터의 데이터를 소거하기 위해서는 이들 섹터를 지시하는 섹터 어드레스를 하나씩 입력시킬 필요가 있었다. 이 후, 플래시 메모리 등의 반도체 기억 장치의 기억 용량이 증가함에 따라서 섹터수가 증가하는 것은 분명하다. 예를 들면, 1 섹터의 용량을 64 k 바이트로 하면, 8 M 비트(1 M 워드 ×8 비트)의 플래시 메모리에서는, 섹터수는 16이 된다. 그러나, 256 M 비트(32 M 워드 ×8 비트)에서는, 섹터수는 512가 된다. 이 경우, 예를 들어 데이터를 소거하는 200 개의 섹터를 선택하는 경우, 200 개의 버스 사이클이 필요하게 된다. 이와 같이, 이 후 메모리 용량이 증가된 경우, 복수의 섹터의 데이터를 소거하기 위해서 장대한 타임 아웃 기간이 필요하게 된다. 데이터를 소거하는 섹터를 지정하기 위한 버스 사이클수가 증가하면, 반도체 메모리에 소거 동작을 지시하는 경우에 시스템의 부하가 증대한다. 또한, 반도체 메모리를 제어하는 CPU 등에 의해 실행되는 제어 프로그램이 복잡하게 된다.

본 발명의 목적은 전기적으로 개서 가능한 비휘발성 메모리 셀을 갖는 반도체 메모리에 있어서, 데이터를 소거하는 최소 단위인 복수의 메모리 영역을 효율적으로 선택하는 데에 있다.

본 발명의 다른 목적은 반도체 메모리를 제어하는 시스템의 부하를 경감시켜 제어 프로그램을 간소하게 하는 데에 있다.

도 1은 본 발명의 반도체 기억 장치의 일 실시예를 도시하는 블록도.

도 2는 도 1의 소거 선택 회로의 상세한 내용을 도시하는 블록도.

도 3은 도 2의 프리섹터 디코더의 상세한 내용을 도시하는 회로도.

도 4는 본 발명의 반도체 기억 장치에 있어서 섹터 단위로 데이터를 소거하는 경우의 동작을 도시하는 타이밍도.

도 5는 종래의 반도체 기억 장치의 제어 회로를 도시하는 블록도.

도 6은 종래의 반도체 기억 장치에 있어서 섹터 단위로 데이터를 소거하는 경우의 동작을 도시하는 타이밍도.

〈도면의 주요 부분에 대한 부호의 설명〉

10 : 명령 레지스터

12 : 소거 선택 회로

14 : 소거 제어 회로

16 : 입출력 버퍼

18 : 데이터 래치

20 : 메모리 어레이

22 : 섹터 디코더

24a∼24p : 프리섹터 디코더

26 : 섹터 래치 회로

28a, 28b : 디코더

28c : OR 게이트

/CE : 칩 인에이블 신호

DQ0-15 : 데이터 신호

A11 : 어드레스 신호(소거 제어 신호)

A15-12 : 어드레스 신호(제1 어드레스 신호)

A22-16 : 어드레스 신호(제2 어드레스 신호)

BLK0-15 : 메모리 블록

EFLG0-255 : 소거 플래그 신호

/OE : 출력 인에이블 신호

S0-255 : 섹터

SEC0-255 : 소거 인에이블 신호

SEL0-255 : 소거 선택 신호

/WE : 기록 인에이블 신호

청구항 제1항의 반도체 메모리는 데이터를 소거하기 위한 최소 소거 단위인 복수의 메모리 영역으로 구성된 복수의 메모리 블록을 가지고 있다. 각 메모리 영역은 전기적으로 개서 가능한 비휘발성 메모리 셀을 포함하는 메모리 영역을 가지고 있다. 소거 선택 회로는 소거 명령에 대응하여 공급되는 소거 제어 신호가 제1 소거 모드를 지시하는 경우, 소거 제어 신호와 함께 공급되는 제1 어드레스 신호에 의해 선택되는 메모리 블록 내의 메모리 영역의 전체를 선택한다. 소거 제어 회로는 소거 선택 회로에 의해 선택된 메모리 영역의 데이터를 소거한다. 즉, 소거 제어 신호가 제1 소거 모드를 지시하는 경우, 데이터의 소거는 메모리 블록 단위로 실행된다. 1 회의 소거 명령에 의해 데이터를 소거하는 복수의 메모리 영역을 한 번에 선택할 수 있기 때문에, 소거 명령의 입력 회수를 저감할 수 있다. 따라서, 반도체 메모리를 제어하는 CPU 등에 의해 실행되는 시스템 프로그램을 간소하게 할 수 있다. 또한, 데이터를 소거하는 메모리 영역을 선택하기 위한 사이클수(소거 명령의 입력 기간)가 적어지기 때문에, 반도체 메모리에 소거 동작을 지시하는 시스템의 부하를 경감시킬 수 있다.

청구항 제2항의 반도체 메모리에서는, 소거 선택 회로는, 소거 제어 신호가 제2 소거 모드를 지시하는 경우, 소거 제어 신호와 함께 공급되는 제2 어드레스 신호에 따라서 메모리 영역 중 어느 하나의 메모리 영역을 선택한다. 소거 제어 회로는 소거 선택 회로에 의해 선택된 하나의 메모리 영역의 데이터를 소거한다. 소거 제어 신호에 의해 제1 또는 제2 소거 모드를 식별함으로써, 소거 제어 신호에 따라서 소거하는 메모리 영역을 메모리 블록 단위 또는 메모리 영역 단위로 선택할 수있다. 이 결과, 데이터를 소거하는 메모리 영역을 적은 사이클수로 효율적으로 선택할 수 있다.

청구항 제3항의 반도체 메모리에서는, 소거 제어 신호가 소거 명령에 대응하여 복수회 변화된 경우, 소거 선택 회로는 소거 제어 신호의 변화에 따라서 메모리 블록 내의 메모리 영역의 전체 또는 하나의 메모리 영역을 순차적으로 선택한다. 이 후, 소거 제어 회로는 소거 선택 회로에 의해 선택된 메모리 영역의 데이터를 소거한다. 이 때문에, 1 회의 소거 명령에 의해 데이터를 소거할 메모리 영역의 전체를 선택하고, 이들 메모리 영역의 데이터를 소거할 수 있다. 반도체 메모리를 제어하는 시스템은, 예를 들어 메모리 블록 내의 전 메모리 영역을 선택하는 경우, 저레벨의 소거 제어 신호를 반도체 메모리로 공급하고, 하나의 메모리 영역을 선택하는 경우, 고레벨의 소거 제어 신호를 반도체 메모리로 공급한다. 이와 같이, 소거 제어 신호를 변화시키는 것만으로, 메모리 영역 또는 메모리 블록을 자유롭게 선택할 수 있기 때문에, 시스템에 의한 반도체 메모리의 소거 제어가 용이하게 된다.

청구항 제4항의 반도체 메모리에서는, 소거 선택 회로는 데이터를 소거하는 메모리 영역에 대응하는 소거 플래그를 설정하는 래치 회로를 가지고 있다. 소거 플래그는 소거 명령에 대응하여 소거 제어 신호와 함께 순차적으로 공급되는 제1 또는 제2 어드레스 신호에 따라서 설정된다. 소거 제어 회로는 래치 회로에 설정된 소거 플래그에 따라서 복수의 메모리 영역의 데이터를 소거한다. 이 때문에, 복수의 버스 사이클에 걸쳐 공급되는 정보(데이터를 소거하는 메모리 영역을 지시하는제1 및 제2 어드레스 신호)를 간단하고 손쉬운 래치 회로에 의해 용이하게 유지할 수 있다. 따라서, 소거 선택 회로의 회로 규모를 작게 할 수 있다.

청구항 제5항의 반도체 메모리에서는, 소거 선택 회로는 디코더를 가지고 있다. 디코더는 소거 제어 신호가 제1 소거 모드를 지시하는 경우, 제1 어드레스 신호에 의해 선택되는 메모리 블록 내의 모든 메모리 영역에 각각 대응하는 복수의 소거 인에이블 신호를 활성화시킨다. 또한, 디코더는 소거 제어 신호가 제2 소거 모드를 지시하는 경우, 제2 어드레스 신호에 의해 선택되는 메모리 영역에 대응하는 소거 인에이블 신호를 활성화시킨다. 래치 회로는 활성화된 인에이블 신호에 따라서 설정된다. 디코더는 통상의 어드레스 디코더와 동일하게 간단하고 손쉽게 형성할 수 있다. 또한, 다른 회로에서 사용하는 어드레스 디코더의 일부를 공유할 수도 있다. 이 결과, 래치 회로를 설정하는 인에이블 신호를 용이하게 생성할 수 있다. 소거 선택 회로의 회로 규모를 더욱 작게 할 수 있다.

청구항 제6항의 반도체 메모리에서는, 소거 제어 회로는 제1 어드레스 신호 또는 제2 어드레스 신호의 최종 입력으로부터 소정 기간 후에 복수의 메모리 영역의 소거 동작을 개시한다. 다시 말해서, 소거 동작은 제1 어드레스 신호 또는 제2 어드레스 신호가 소정 기간 입력되지 않은 경우에 개시된다. 이 때문에, 데이터를 소거하는 메모리 영역을 선택하기 위한 사이클수는 임의로 설정된다. 이와 같이, 데이터를 소거하는 메모리 영역의 선택에 필요한 사이클수에 따라서 소거 동작의 개시를 가변시킴으로써, 소거 명령으로부터 소거 동작 완료까지의 기간을 항상 최적으로 할 수 있다.

청구항 제7항의 반도체 메모리에서는, 소거 제어 신호는 1 비트의 제3 어드레스 신호로서 공급된다. 소거 동작은 복수의 메모리 셀을 포함하는 메모리 영역을 최소 단위로서 실행된다. 이 때문에, 소거 동작에 필요한 어드레스 신호의 비트수는 판독 동작 또는 기록 동작에 필요한 어드레스 신호의 비트수보다 항상 적어진다. 판독 동작 또는 기록 동작에만 사용하는 어드레스 신호 중 1 비트(제3 어드레스 신호)를 소거 동작시에 소거 제어 신호로서 사용함으로써 외부 단자수의 증가를 방지할 수 있다. 이 결과, 반도체 메모리의 칩 크기가 증가하는 것을 방지할 수 있다.

청구항 제8항의 반도체 메모리에서는, 제1 어드레스 신호 및 제2 어드레스 신호는 각각 다른 어드레스 단자를 통하여 공급된다. 이 때문에, 반도체 메모리 내에서 제1 어드레스 및 제2 어드레스를 분리하는 회로가 불필요하게 된다. 이 결과, 반도체 메모리의 회로 규모를 저감할 수 있다. 또한, 반도체 메모리를 제어하는 시스템에 있어서, 제1 어드레스 및 제2 어드레스를 공통의 단자로부터 출력하기 위한 합성 회로가 불필요하게 된다.

청구항 제9항의 반도체 메모리에서는, 제1 어드레스 신호 및 제2 어드레스 신호 중 적어도 일부는 동일한 어드레스 단자를 통하여 공급된다. 이 때문에, 반도체 메모리 내에서, 제1 어드레스 신호 및 제2 어드레스 신호를 소거 선택 회로까지 전달하는 신호선의 수를 저감할 수 있다. 어드레스 신호를 전달하는 신호선의 레이아웃 면적이 감소되기 때문에, 반도체 메모리의 칩 크기를 작게 할 수 있다.

(실시예)

이하, 본 발명의 실시예를 도면을 이용하여 설명한다.

도 1은 본 발명의 반도체 메모리의 일 실시예를 도시하고 있다. 종래 기술에서 설명된 회로 및 신호와 동일한 회로 및 신호에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 굵은 선으로 도시한 신호선은 복수 개로 구성되어 있다.

이 반도체 메모리는 전기적으로 개서 가능한 비휘발성 메모리 셀을 갖는 128 M 비트(8 M 워드 ×16 비트)의 플래시 메모리로서 형성되어 있다. 8 M 워드의 어드레스 공간을 식별하기 위해서 23 비트의 어드레스 신호 A22-0이 공급되어 있다. 판독 동작 및 기록 동작은 어드레스 신호 A22-0을 사용하여 실행되고, 소거 동작은 어드레스 신호 A22-11을 사용하여 실행된다.

플래시 메모리는, 예를 들어 휴대 전화 등의 시스템 기판에 CPU 등의 제어기와 함께 탑재되어 있다. 플래시 메모리의 액세스(판독 동작, 기록 동작 및 소거 동작)는 CPU에 의해 실행되는 제어 프로그램에 의해 행해진다. 또한, 플래시 메모리는 단일체의 장치라도 좋고, 시스템 LSI 등으로 형성되는 메모리 코어라도 좋다. 플래시 메모리는 명령 레지스터(10), 소거 선택 회로(12), 소거 제어 회로(14), 입출력 버퍼(16), 데이터 래치(18) 및 메모리 어레이(20)를 가지고 있다.

명령 레지스터(10)는 칩 인에이블 신호 /CE의 활성화시에 기록 인에이블 신호 /WE에 동기하여 데이터 신호 DQ0-15(명령)를 수신하고, 수신한 명령에 따라서 소거 제어 회로(14) 및 메모리 어레이(20)를 제어하는 제어 신호를 출력한다. 여기서, 신호명의 앞부분의 "/"는 부논리를 지시하고 있다.

소거 선택 회로(12)는 1 비트의 어드레스 신호 A11(소거 제어 신호), 4 비트의 어드레스 신호 A15-12(제1 어드레스 신호) 및 8 비트의 어드레스 신호 A22-16(제2 어드레스 신호)을 수신하고, 수신한 어드레스 신호에 따라서 소거 플래그 신호 EFLG0-255를 출력한다. 소거 플래그 신호 EFLG0-255는 후술하는 섹터 S0-255에 각각 대응하고 있고, 데이터를 소거하는 섹터를 지시하고 있다.

소거 제어 회로(14)는 어드레스 신호 A10-0 및 명령 레지스터(10)로부터 출력되는 소거 동작을 지시하는 제어 신호에 따라서 메모리 셀의 데이터를 소거하기 위한 제어 신호를 출력한다. 입출력 버퍼(16)는, 출력 인에이블 신호 /OE가 저레벨인 경우, 데이터 래치(18)에 유지되어 있는 데이터를 데이터 신호 DQ0-15로서 외부에 출력하고, 출력 인에이블 신호 /OE가 고레벨인 경우, 외부로부터의 데이터 신호 DQ0-15를 명령 레지스터(10) 및 데이터 래치(18)로 공급한다. 데이터 래치(18)는 기록 동작시에 입출력 버퍼(16)로부터 공급된 데이터를 메모리 어레이(20)에 출력하고, 판독 동작시에 메모리 어레이(20)로부터 판독된 데이터를 입출력 버퍼(16)에 출력한다.

메모리 어레이(20)는 16 개의 메모리 블록 BLK0-15를 가지고 있다. 메모리 블록 BLK0-15는 각각 16 개의 섹터 S0-15(또는, S16-31, S32-47, …, S224-255)를 가지고 있다. 메모리 블록 BLK 및 섹터 S의 용량은 각각 1 M 워드 ×16 비트, 64 k 워드 ×16 비트이다. 섹터 S0-255는 메모리 셀에 기록된 데이터를 소거하기 위한 최소 단위(메모리 영역)이다. 메모리 어레이(20)는 어드레스 신호 A10-0을 디코딩하는 디코더(도시하지 않음)를 가지고 있다.

도 2는 도 1에 도시한 소거 선택 회로(12)의 상세한 내용을 도시하고 있다. 소거 선택 회로(12)는 섹터 디코더(22), 메모리 블록 BLK0-15에 각각 대응하는 16 개의 프리섹터 디코더(24a∼24p) 및 섹터 래치 회로(26)를 가지고 있다. 섹터 디코더(22)는 어드레스 신호 A22-16을 디코딩함으로써 소거 선택 신호 SEL0-255 중 어느 하나의 소거 선택 신호를 활성화시킨다.

프리섹터 디코더(24a)는 어드레스 신호 A11이 저레벨(제1 소거 모드)이고, 어드레스 신호 A15-12의 레벨이 "0000"인 경우, 소거 인에이블 신호 SEC0-15의 전체를 활성화(고레벨)시킨다. 또한, 프리섹터 디코더(24a)는 어드레스 신호 A11이 고레벨인 경우(제2 소거 모드), 소거 선택 신호 SEL0-15 중 어느 하나의 소거 선택 신호의 활성화에 따라서 소거 인에이블 신호 SEC0-15 중 어느 하나의 소거 인에이블 신호를 활성화시킨다.

프리섹터 디코더(24b)는 어드레스 신호 A11이 저레벨이고, 어드레스 신호 A15-12의 레벨이 "0001"인 경우, 소거 인에이블 신호 SEC16-31의 전체를 활성화(고레벨)시킨다. 또한, 프리섹터 디코더(24b)는 어드레스 신호 A11이 고레벨인 경우, 소거 선택 신호 SEL16-31 중 어느 하나의 소거 선택 신호의 활성화에 따라서 소거 인에이블 신호 SEC16-31 중 어느 하나의 소거 인에이블 신호를 활성화시킨다.

프리섹터 디코더(24c∼24p)는 수신하는 소거 선택 신호 SEL, 출력하는 소거 인에이블 신호 SEC 및 모든 소거 인에이블 신호 SEC를 활성화하기 위한 어드레스 신호 A15-12의 논리 레벨이 상이한 것을 제외하고, 프리섹터 디코더(24a, 24b)와 동일하다.

섹터 래치 회로(26)는 섹터 S0-255에 각각 대응하는 256 개의 래치 SL0-255를 가지고 있다. 래치 SL0-255는 소거 인에이블 신호 SEC0-255의 활성화(고레벨)에 의해 각각 설정되고, 고레벨의 소거 플래그 신호 EFLG0-255를 출력한다. 섹터 래치 회로(26)는 데이터를 소거하는 섹터 S에 대응하는 소거 플래그를 설정하는 래치 회로로서 동작한다.

도 3은 도 2에 도시한 프리섹터 디코더(24a)의 상세한 내용을 도시하고 있다. 프리섹터 디코더(24b∼24p)는 프리섹터 디코더(24a)와 동일한 회로이기 때문에 도시를 생략한다.

프리섹터 디코더(24a)는 어드레스 신호 A11이 저레벨인 경우에 동작하고, 어드레스 신호 A15-12의 "0000"을 디코딩하는 디코더(28a)와, 어드레스 신호 A11의 고레벨인 경우에 동작하며, 소거 선택 신호 SEL0-15의 논리 레벨을 각각 반전시키는 복수의 디코더(28b)와, 디코더(28a, 28b)의 출력을 각각 수신하여 소거 인에이블 신호 SEC0-15를 출력하는 복수의 부논리의 OR 게이트(28c)를 가지고 있다.

도 4는 상기한 플래시 메모리에 있어서 섹터 단위로 데이터를 소거하는 경우의 동작을 도시하고 있다. 도 6과 동일한 동작에 대해서는 상세한 설명을 생략한다. 도 6과 동일하게, 제6 버스 사이클까지가 소거 명령 입력 기간이고, 제7 버스 사이클로부터 소거 동작이 개시될 때까지의 기간은 타임 아웃 기간이다. 플래시 메모리는 각 버스 사이클에 있어서 기록 인에이블 신호 /WE의 하강 에지 및 상승 에지이고, 각각 어드레스 신호 및 데이터 신호를 래치한다.

제1 버스 사이클 내지 제5 버스 사이클은 도 6과 동일하다. 즉, 제1 및 제2버스 사이클의 명령 입력에 의해 플래시 메모리의 내부 회로가 활성화된다. 이어서, 제3 버스 사이클의 명령 입력에 의해 플래시 메모리는 소거 명령이 공급되었다고 인식하고 소거 제어 회로(14)(도 1 참조)의 동작을 개시한다. 이 후, 제4 및 제5 버스 사이클에 의해 어드레스 신호 ADD에 555h 및 2AAh가, 데이터 신호 DQ에 AAh 및 55h가 순차적으로 공급된다.

제6 버스 사이클 이후에는, 어드레스 신호 A10-0은 사용되지 않고 어드레스 신호 A22-11이 사용된다. 어드레스 신호 A11이 저레벨인 경우(제1 소거 모드), 어드레스 신호 A15-12가 유효하게 된다. 이 경우, 데이터를 소거하는 메모리 블록 BLK 내의 모든 섹터 S를 선택하기 위한 블록 어드레스 BA(BA0, BA1, BA2, …)가 어드레스 신호 A15-12로서 공급된다. 한편, 어드레스 신호 A11이 고레벨인 경우(제2 소거 모드), 어드레스 신호 A22-16이 유효하게 된다. 이 때, 데이터를 소거하는 하나의 섹터 S를 선택하기 위한 섹터 어드레스 SA(SA0, SA1, SA2, …)가 어드레스 신호 A22-16로서 공급된다. 이와 같이, 어드레스 신호 A11은 소거 동작시에 소거 모드를 선택하는 소거 제어 신호로서 기능하고, 판독 동작 및 기록 동작시에 통상의 어드레스 신호로서 기능한다.

어드레스 신호 A11이 저레벨인 경우, 도 2에 도시된 프리섹터 디코더(24a∼24p)의 디코더(28a) 중 어느 하나의 디코더가 동작하고, 16 개의 소거 인에이블 신호 SEC(예컨대, SEC0-15)가 동시에 활성화된다. 그리고, 섹터 래치 회로(26)의 16 개의 래치 SL이 설정되고, 16 개의 소거 플래그 신호 EFLG(예컨대, EFLG-15)가 동시에 활성화된다. 어드레스 신호 A11이 고레벨인 경우, 프리섹터 디코더(24a∼24p)의 디코더(28b) 중 어느 하나의 디코더가 동작하고, 소거 인에이블 신호 SEC0-255 중 어느 하나의 소거 인에이블 신호가 활성화된다. 그리고, 섹터 래치 회로(26)의 래치 SL이 하나만 설정되고, 소거 플래그 신호 EFLG0-255 중 어느 하나의 소거 플래그 신호가 활성화된다.

이 실시예에서는, 예를 들어 섹터 S0-39까지의 데이터를 소거하는 경우, 메모리 블록 BLK0 및 BLK1의 선택에 2 버스 사이클을, 섹터 S32-39의 선택에 8 개의 버스 사이클을 사용하기만 하더라도 좋다. 이것에 대하여 종래에는 소거하는 섹터 S0-39의 수와 동일한 40 개의 버스 사이클이 필요하였다.

소거 제어 회로(14)는 최후에 공급된 명령(섹터 어드레스 SA 또는 블록 어드레스 BA)으로부터 소정 기간 후에, 메모리 어레이(20)에 소거 동작의 개시를 지시하고, 활성화되어 있는 소거 플래그 신호 EFLG에 대응하는 섹터 S의 데이터를 소거한다. 또한, 제6 버스 사이클에 의해 데이터 신호 DQ에 10h가 공급되면, 플래시 메모리는 어드레스 신호 A22-11과 상관없이 소정 기간 후에 모든 섹터 S의 데이터를 소거하는 칩 일괄 소거를 실행한다.

이상, 본 실시예에서는, 어드레스 신호 A11이 저레벨인 경우(제1 소거 모드), 데이터를 소거하는 복수의 섹터 S는 동시에 선택된다. 1 회의 소거 명령에 의해 데이터를 소거하는 복수의 섹터 S를 한 번에 선택할 수 있기 때문에, 소거 명령의 입력 회수를 저감할 수 있다. 따라서, 플래시 메모리를 제어하는 CPU 등에 의해 실행되는 시스템 프로그램을 간소하게 할 수 있다. 또한, 데이터를 소거하는 섹터 S를 지정하기 위한 버스 사이클수가 적어지기 때문에, 플래시 메모리에 소거 동작에 지시하는 시스템의 부하를 경감시킬 수 있다.

어드레스 신호 A11이 고레벨인 경우(제2 소거 모드), 데이터를 소거하는 섹터 S는 하나만 선택된다. 이 때문에, 어드레스 신호 A11을 하나의 소거 명령에 대응하여 복수회 변화시킴으로써, 1 회의 소거 명령에 의해 데이터를 소거할 섹터 S의 전체를 선택하고, 이들 섹터 S의 데이터를 소거할 수 있다. 이와 같이, 소거 제어 신호를 변화시키는 것만으로 섹터 S를 자유롭게 선택할 수 있기 때문에, 시스템에 의한 반도체 메모리의 소거 제어가 용이하게 된다.

섹터 S0-255에 각각 대응하는 래치 SL0-255를 소거 선택 회로(12)에 형성하였다. 이들 래치 SL0-255에는 데이터를 소거하는 섹터 S를 지시하는 소거 플래그(소거 플래그 신호 EFLG0-255)가 설정된다. 또한, 어드레스 신호 A15-12 또는 어드레스 신호 A22-16을 디코딩하고, 메모리 블록 BLK 내의 모든 섹터 S에 대응하는 16 개의 래치 SL 또는 하나의 섹터 S에 대응하는 래치 SL을 설정하는 섹터 디코더(22) 및 프리섹터 디코더(24a∼24p)를 소거 선택 회로(12)에 형성하였다. 그리고, 래치 SL에 설정된 소거 플래그 신호 EFLG에 따라서 복수의 섹터 S의 데이터가 소거된다. 이 때문에, 복수의 버스 사이클에 걸쳐 공급되는 소거할 섹터 S의 정보(어드레스 신호 A22-11)를 간단하고 손쉬운 디코더에 의해 식별하고, 간단하고 손쉬운 래치 회로에 의해 유지할 수 있다. 이 결과, 소거 선택 회로(12)의 회로 규모를 작게 할 수 있다.

소거 제어 회로(14)는 최후에 공급된 명령(섹터 어드레스 SA 또는 블록 어드레스 BA)으로부터 소정 기간 후에, 복수의 섹터 S의 소거 동작의 개시를 지시한다.이 때문에, 데이터를 소거하는 섹터 S를 선택하기 위한 버스 사이클수는 임의로 설정된다. 이와 같이, 데이터를 소거하는 섹터 S의 선택에 필요한 버스 사이클에 따라서 소거 동작의 개시를 가변시킴으로써, 소거 명령으로부터 소거 동작 완료까지의 기간을 항상 최적으로 할 수 있다.

판독 동작 또는 기록 동작만에 의해 사용되는 어드레스 신호 A11을 소거 동작시에 소거 제어 신호로서 사용하였기 때문에, 외부 단자수가 증가하는 것을 방지할 수 있다. 이 결과, 플래시 메모리의 칩 크기가 증가하는 것을 방지할 수 있다.

16 개의 섹터 S를 동시에 선택하기 위한 어드레스 신호 A15-12(제1 어드레스 신호)와, 하나의 섹터 S만을 선택하기 위한 어드레스 신호 A22-16(제2 어드레스 신호)는 각각 다른 어드레스 단자를 통하여 공급된다. 이 때문에, 플래시 메모리 내에서, 어드레스 신호 A15-12와 어드레스 신호 A22-16을 분리하는 회로가 불필요하게 된다. 이 결과, 플래시 메모리의 회로 규모를 저감할 수 있다. 또한, 플래시 메모리를 제어하는 시스템에 있어서, 어드레스 신호 A15-12와 어드레스 신호 A22-16을 공통의 단자로부터 출력하기 위한 합성 회로가 불필요하게 된다.

또한, 상기한 실시예에서는 소거 동작시에 섹터 S를 선택하는 어드레스 신호 A15-12(제1 어드레스 신호) 및 어드레스 신호 A22-16(제2 어드레스 신호)를 각각 다른 어드레스 단자를 통하여 수신하는 예에 대해서 설명하였다. 본 발명은 이러한 실시예에 한정되지 않는다. 예를 들면, 어드레스 신호 A15-12(제1 어드레스 신호) 및 어드레스 신호 A22-16(제2 어드레스 신호) 중 적어도 일부의 어드레스 신호를 동일한 어드레스 단자를 통하여 수신하더라도 좋다. 이 경우, 플래시 메모리 내에서, 이들 어드레스 신호를 소거 선택 회로(12)까지 전달하는 신호선의 개수를 저감할 수 있다. 어드레스 신호의 신호선의 레이아웃 면적이 감소하기 때문에, 플래시 메모리의 칩 크기를 작게 할 수 있다.

이상, 본 발명에 대해서 상세히 설명하였지만, 상기 실시예 및 그 변형예는 발명의 일례에 불과하고, 본 발명은 이것에 한정되지 않는다. 본 발명을 첨부된 특허 청구 범위의 정신 및 범주에서 벗어나지 않는 범위에서 변형 가능한 것은 분명하다.

청구항 제1항의 반도체 메모리에서는, 1 회의 소거 명령에 의해 데이터를 소거하는 복수의 메모리 영역을 한 번에 선택할 수 있고, 소거 명령의 입력 회수를 저감할 수 있다. 따라서, 반도체 메모리를 제어하는 CPU 등에 의해 실행되는 시스템 프로그램을 간소하게 할 수 있다. 또한, 데이터를 소거하는 메모리 영역을 지정하기 위한 사이클수(소거 명령의 입력 기간)가 단축되기 때문에, 반도체 메모리의 소거 동작에 따른 시스템의 부하를 경감시킬 수 있다.

청구항 제2항의 반도체 메모리에서는 데이터를 소거하는 메모리 영역을 적은 버스 사이클에 의해 효율적으로 선택할 수 있다.

청구항 제3항의 반도체 메모리에서는 1 회의 소거 명령에 의해 데이터를 소거할 메모리 영역의 전체를 선택하고, 이들 메모리 영역의 데이터를 소거할 수 있다. 소거 제어 신호를 변화시키는 것만으로, 메모리 영역 또는 메모리 블록을 자유롭게 선택할 수 있기 때문에, 시스템에 의한 반도체 메모리의 소거 제어가 용이하게 된다.

청구항 제4항의 반도체 메모리에서는 복수의 버스 사이클에 걸쳐 공급되는 메모리 영역의 정보를 간단하고 손쉬운 래치 회로에 의해 용이하게 유지할 수 있다. 따라서, 소거 선택 회로의 회로 규모를 작게 할 수 있다.

청구항 제5항의 반도체 메모리에서는 디코더를 통상의 어드레스 디코더와 도일하게 간단하고 손쉽게 형성할 수 있다. 또한, 다른 회로에서 사용하는 어드레스 디코더의 일부를 공유할 수도 있다. 이 결과, 래치 회로를 설정하는 인에이블 신호를 용이하게 생성할 수 있다. 소거 선택 회로의 회로 규모를 더욱 작게 할 수 있다.

청구항 제6항의 반도체 메모리에서는 데이터를 소거하는 메모리 영역의 선택에 필요한 버스 사이클에 따라서 소거 동작의 개시를 가변시킴으로써, 소거 명령으로부터 소거 동작 완료까지의 기간을 항상 최적으로 할 수 있다.

청구항 제7항의 반도체 메모리에서는 외부 단자수가 증가하는 것을 방지할 수 있다. 이 결과, 반도체 메모리의 칩 크기가 증가하는 것을 방지할 수 있다.

청구항 제8항의 반도체 메모리에서는 반도체 메모리 내에서 제1 및 제2 어드레스를 분리하는 회로가 불필요하게 된다. 이 결과, 반도체 메모리의 회로 규모를 저감할 수 있다. 또한, 반도체 메모리를 제어하는 시스템에 있어서 제1 및 제2 어드레스를 공통의 단자로부터 출력하기 위한 합성 회로가 불필요하게 된다.

청구항 제9항의 반도체 메모리에서는 반도체 메모리 내에서 제1 및 제2 어드레스 신호를 소거 선택 회로까지 전달하는 신호선의 수를 저감할 수 있다. 어드레스 신호를 전달하는 신호선의 레이아웃 면적이 감소되기 때문에, 반도체 메모리의 칩 크기를 작게 할 수 있다.

Claims

전기적으로 개서 가능한 비휘발성 메모리 셀을 갖고, 상기 비휘발성 메모리 셀에 기록된 데이터를 소거하기 위한 최소 소거 단위인 복수의 메모리 영역과;

상기 복수의 메모리 영역으로 구성된 복수의 메모리 블록과;

소거 명령에 대응하여 공급되는 소거 제어 신호가 제1 소거 모드를 지시하는 경우, 상기 소거 제어 신호와 함께 공급되는 제1 어드레스 신호에 따라서 상기 메모리 블록 내의 상기 메모리 영역의 전체를 선택하는 소거 선택 회로와;

상기 소거 선택 회로에 의해 선택된 상기 메모리 영역의 데이터를 소거하는 소거 제어 회로

를 구비하는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 소거 선택 회로는, 상기 소거 제어 신호가 제2 소거 모드를 지시하는 경우, 상기 소거 제어 신호와 함께 공급되는 제2 어드레스 신호에 따라서 상기 복수의 메모리 영역 중 어느 하나의 메모리 영역을 선택하는 것인 반도체 메모리.
제2항에 있어서, 상기 소거 제어 신호가 상기 소거 명령에 대응하여 복수회 변화된 경우, 상기 소거 선택 회로는 상기 소거 제어 신호의 변화에 따라서 상기 메모리 블록 내의 상기 메모리 영역의 전체 또는 하나의 상기 메모리 영역을 순차적으로 선택하고,

상기 소거 제어 회로는 상기 소거 선택 회로에 의해 선택된 상기 메모리 영역의 데이터를 소거하는 것인 반도체 메모리.
제3항에 있어서, 상기 소거 선택 회로는 데이터를 소거하는 상기 메모리 영역에 대응하는 소거 플래그를 상기 소거 제어 신호와 함께 공급되는 상기 제1 또는 제2 어드레스 신호에 따라서 설정하는 래치 회로를 구비하고,

상기 소거 제어 회로는 상기 래치 회로에 설정된 상기 소거 플래그에 따라서 상기 복수의 메모리 영역의 데이터를 소거하는 것인 반도체 메모리.
제4항에 있어서, 상기 소거 선택 회로는, 상기 소거 제어 신호가 상기 제1 소거 모드를 지시하는 경우에는 상기 제1 어드레스 신호에 의해 선택되는 상기 메모리 블록 내의 모든 상기 메모리 영역에 각각 대응하는 복수의 소거 인에이블 신호를 활성화시키고, 상기 소거 제어 신호가 상기 제2 소거 모드를 지시하는 경우에는 상기 제2 어드레스 신호에 의해 선택되는 상기 메모리 영역에 대응하는 상기 소거 인에이블 신호를 활성화시키는 디코더를 구비하며,

상기 래치 회로는 활성화된 상기 인에이블 신호에 따라서 설정되는 것인 반도체 메모리.
제3항에 있어서, 상기 소거 제어 회로는 상기 제1 또는 제2 어드레스 신호의최종 입력으로부터 소정 기간 후에 상기 복수의 메모리 영역의 소거 동작을 개시하는 것인 반도체 메모리.
제3항에 있어서, 상기 소거 제어 신호는 1 비트의 제3 어드레스 신호인 것인 반도체 메모리.
제2항에 있어서, 상기 제1 및 제2 어드레스 신호는 각각 다른 어드레스 단자를 통하여 공급되는 것인 반도체 메모리.
제2항에 있어서, 상기 제1 및 제2 어드레스 신호 중 적어도 일부는 동일한 어드레스 단자를 통하여 공급되는 것인 반도체 메모리.