JPH05198188A - フラッシュ・メモリ - Google Patents
フラッシュ・メモリInfo
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- JPH05198188A JPH05198188A JP675692A JP675692A JPH05198188A JP H05198188 A JPH05198188 A JP H05198188A JP 675692 A JP675692 A JP 675692A JP 675692 A JP675692 A JP 675692A JP H05198188 A JPH05198188 A JP H05198188A
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Abstract
(57)【要約】
【目的】消去ブロックの単位を可変できるようにして利
便性を高める。 【構成】消去ブロック単位記憶手段３１と、ソースアド
レス変換手段３２とを設け、消去ブロックを選択するた
めに外部から供給されるソースアドレスをソースアドレ
ス変換手段３２によって消去ブロック単位記憶手段３１
が記憶する消去ブロックの単位に従った内部ソースアド
レスに変換する。
便性を高める。 【構成】消去ブロック単位記憶手段３１と、ソースアド
レス変換手段３２とを設け、消去ブロックを選択するた
めに外部から供給されるソースアドレスをソースアドレ
ス変換手段３２によって消去ブロック単位記憶手段３１
が記憶する消去ブロックの単位に従った内部ソースアド
レスに変換する。
Description
【０００１】
【産業上の利用分野】本発明は、電気的な消去及び書き
込みが可能な不揮発性半導体記憶装置であるＥＥＰＲＯ
Ｍ（Electrically Erasable and Programmable Read On
ly Memory）のうち、セルトランジスタに書き込まれて
いるデータの消去をチップあるいはブロック単位で行
う、いわゆるフラッシュ・メモリに関する。
込みが可能な不揮発性半導体記憶装置であるＥＥＰＲＯ
Ｍ（Electrically Erasable and Programmable Read On
ly Memory）のうち、セルトランジスタに書き込まれて
いるデータの消去をチップあるいはブロック単位で行
う、いわゆるフラッシュ・メモリに関する。
【０００２】
【従来の技術】従来、フラッシュ・メモリとして、図５
にその要部を示すようなものが知られている。図中、１
はセルトランジスタが配列されているセルマトリクス、
２は外部から供給されるアドレスをラッチするアドレス
ラッチ回路、３はロウアドレスをデコードしてワード線
の選択を行うロウデコーダである。
にその要部を示すようなものが知られている。図中、１
はセルトランジスタが配列されているセルマトリクス、
２は外部から供給されるアドレスをラッチするアドレス
ラッチ回路、３はロウアドレスをデコードしてワード線
の選択を行うロウデコーダである。
【０００３】また、４はコラムアドレスをデコードして
コラム選択信号を出力するコラムデコーダ、５はコラム
選択信号に応じてビット線の選択を行うコラムゲート、
６はソースアドレスをデコードしてソース線の選択を行
うソースデコーダである。
コラム選択信号を出力するコラムデコーダ、５はコラム
選択信号に応じてビット線の選択を行うコラムゲート、
６はソースアドレスをデコードしてソース線の選択を行
うソースデコーダである。
【０００４】また、７はデータの入出力に使用されるデ
ータ入出力回路、８はデータ入出力回路７に入力された
データをラッチするデータラッチ回路、９はセルマトリ
クスから読み出されたデータを増幅するセンスアンプで
ある。
ータ入出力回路、８はデータ入出力回路７に入力された
データをラッチするデータラッチ回路、９はセルマトリ
クスから読み出されたデータを増幅するセンスアンプで
ある。
【０００５】また、ＶＰＰは書込み及び消去に使用され
る電圧、例えば、１２［Ｖ］、ＷＥバーは書込みを指示
するライトイネーブル信号、ＣＥバーはチップの選択を
行うチップイネーブル信号、ＯＥバーは読出しの指示を
行うアウトプットイネーブル信号である。
る電圧、例えば、１２［Ｖ］、ＷＥバーは書込みを指示
するライトイネーブル信号、ＣＥバーはチップの選択を
行うチップイネーブル信号、ＯＥバーは読出しの指示を
行うアウトプットイネーブル信号である。
【０００６】また、１０はチップイネーブル信号ＣＥバ
ー及びアウトプットイネーブル信号ＯＥバーに基づいて
データの出力制御等を行う制御回路、１１は電圧ＶＰＰ
をコラムデコーダ４及びロウデコーダ３又はソースデコ
ーダ６に供給する書込み／消去電圧回路である。
ー及びアウトプットイネーブル信号ＯＥバーに基づいて
データの出力制御等を行う制御回路、１１は電圧ＶＰＰ
をコラムデコーダ４及びロウデコーダ３又はソースデコ
ーダ６に供給する書込み／消去電圧回路である。
【０００７】また、１２はチップイネーブル信号ＣＥバ
ー、ライトイネーブル信号ＷＥバー、電圧ＶＰＰ及び入
力データに基づいて書込みモードか、消去モードかを判
定し、書込み／消去電圧回路１１に対して、書込みモー
ド時は、電圧ＶＰＰを書込み回路に供給し、消去モード
時は、電圧ＶＰＰをソースデコーダ６に供給することを
指示し、書込み及び消去を制御するコマンド制御回路で
ある。
ー、ライトイネーブル信号ＷＥバー、電圧ＶＰＰ及び入
力データに基づいて書込みモードか、消去モードかを判
定し、書込み／消去電圧回路１１に対して、書込みモー
ド時は、電圧ＶＰＰを書込み回路に供給し、消去モード
時は、電圧ＶＰＰをソースデコーダ６に供給することを
指示し、書込み及び消去を制御するコマンド制御回路で
ある。
【０００８】また、図６は、セルマトリクス１を示す概
念図であり、図中、１３〜１６はブロック（セルブロッ
ク）、１７〜２０はソース線、２１、２２はセルトラン
ジスタ、２３はワード線、２４、２５はビット線であ
る。即ち、この例では、セルマトリクス１は４個のブロ
ック１３〜１６に区分され、これらブロック１３〜１６
にそれぞれ１本のソース線１７〜２０が設けられてい
る。
念図であり、図中、１３〜１６はブロック（セルブロッ
ク）、１７〜２０はソース線、２１、２２はセルトラン
ジスタ、２３はワード線、２４、２５はビット線であ
る。即ち、この例では、セルマトリクス１は４個のブロ
ック１３〜１６に区分され、これらブロック１３〜１６
にそれぞれ１本のソース線１７〜２０が設けられてい
る。
【０００９】また、セルトランジスタは、例えば、図７
にその概略的断面図を示すように構成されている。図
中、２６はＰ型シリコン基板、２７はＮ+拡散層からな
るドレイン、２８はＮ+拡散層からなるソース、２９は
フローティングゲート、３０はコントロールゲート（ワ
ード線）、ＶCGはコントロールゲート電圧、ＶDはドレ
イン電圧、ＶSはソース電圧である。
にその概略的断面図を示すように構成されている。図
中、２６はＰ型シリコン基板、２７はＮ+拡散層からな
るドレイン、２８はＮ+拡散層からなるソース、２９は
フローティングゲート、３０はコントロールゲート（ワ
ード線）、ＶCGはコントロールゲート電圧、ＶDはドレ
イン電圧、ＶSはソース電圧である。
【００１０】かかるセルトランジスタでは、書込みは、
例えば、ＶCG＝１２［Ｖ］、ＶD＝６［Ｖ］、ＶS＝０
［Ｖ］とし、ドレイン２７の近傍のアバランシェ・ブレ
ークダウンによって発生する電子をフローティングゲー
ト２９に注入することにより行われる。
例えば、ＶCG＝１２［Ｖ］、ＶD＝６［Ｖ］、ＶS＝０
［Ｖ］とし、ドレイン２７の近傍のアバランシェ・ブレ
ークダウンによって発生する電子をフローティングゲー
ト２９に注入することにより行われる。
【００１１】これに対し、消去は、例えば、ＶCG＝０
［Ｖ］、ＶD＝開放、ＶS＝１２［Ｖ］とし、フローティ
ングゲート２９とソース２８との間に高電界を印加し、
Ｆ−Ｎ（Fowler-Nordheim）現象によってフローティン
グゲート２９からソース２８に電子を引き抜くことによ
り行われる。なお、読出しは、例えば、ＶCG＝５
［Ｖ］、ＶD＝１［Ｖ］、ＶS＝０［Ｖ］とし、ドレイン
電流が流れるか否かを電圧の変化として検出することに
より行われる。
［Ｖ］、ＶD＝開放、ＶS＝１２［Ｖ］とし、フローティ
ングゲート２９とソース２８との間に高電界を印加し、
Ｆ−Ｎ（Fowler-Nordheim）現象によってフローティン
グゲート２９からソース２８に電子を引き抜くことによ
り行われる。なお、読出しは、例えば、ＶCG＝５
［Ｖ］、ＶD＝１［Ｖ］、ＶS＝０［Ｖ］とし、ドレイン
電流が流れるか否かを電圧の変化として検出することに
より行われる。
【００１２】
【発明が解決しようとする課題】かかる従来のフラッシ
ュ・メモリにおいては、消去はブロック１３〜１６の一
ブロックを単位として行われる。このように、従来のフ
ラッシュ・メモリにおいては、消去は、予めメーカ側で
決めた大きさの単位で行う方式が取られており、ユーザ
側で消去ブロックの単位を変更することができず、この
点につき、利便性が低いという問題点があった。
ュ・メモリにおいては、消去はブロック１３〜１６の一
ブロックを単位として行われる。このように、従来のフ
ラッシュ・メモリにおいては、消去は、予めメーカ側で
決めた大きさの単位で行う方式が取られており、ユーザ
側で消去ブロックの単位を変更することができず、この
点につき、利便性が低いという問題点があった。
【００１３】本発明は、かかる点に鑑み、消去ブロック
の単位を可変できるようにして利便性を高めたフラッシ
ュ・メモリを提供することを目的とする。
の単位を可変できるようにして利便性を高めたフラッシ
ュ・メモリを提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明によるフラッシュ
・メモリは、消去ブロックの単位を記憶する書換え可能
な消去ブロック単位記憶手段を設けると共に、消去ブロ
ックを選択するために外部から供給されるソースアドレ
スを前記消去ブロック単位記憶手段が記憶する消去ブロ
ックの単位に従った内部ソースアドレスに変換するソー
スアドレス変換手段とを設けて構成される。
・メモリは、消去ブロックの単位を記憶する書換え可能
な消去ブロック単位記憶手段を設けると共に、消去ブロ
ックを選択するために外部から供給されるソースアドレ
スを前記消去ブロック単位記憶手段が記憶する消去ブロ
ックの単位に従った内部ソースアドレスに変換するソー
スアドレス変換手段とを設けて構成される。
【００１５】
【作用】消去ブロックを選択するために外部から供給さ
れるソースアドレスは、消去ブロック単位記憶手段が記
憶する消去ブロックの単位に従った内部ソースアドレス
に変換されるので、消去ブロック単位記憶手段に記憶さ
せている消去ブロックの単位を書き換えることにより、
消去ブロックの単位を可変することができる。
れるソースアドレスは、消去ブロック単位記憶手段が記
憶する消去ブロックの単位に従った内部ソースアドレス
に変換されるので、消去ブロック単位記憶手段に記憶さ
せている消去ブロックの単位を書き換えることにより、
消去ブロックの単位を可変することができる。
【００１６】
【実施例】以下、図１〜図４を参照して、本発明の一実
施例について、セルマトリクスを４個のブロックに区分
してなるフラッシュ・メモリを例にして説明する。な
お、図１、図３及び図４において、図５及び図６に対応
する部分には同一符号を付し、その重複説明は省略す
る。
施例について、セルマトリクスを４個のブロックに区分
してなるフラッシュ・メモリを例にして説明する。な
お、図１、図３及び図４において、図５及び図６に対応
する部分には同一符号を付し、その重複説明は省略す
る。
【００１７】図１は本発明の一実施例の要部を示す回路
図であり、本実施例のフラッシュ・メモリは、消去ブロ
ック単位記憶手段３１とソースアドレス変換手段３２と
を設け、その他については、図５に示す従来のフラッシ
ュ・メモリと同様に構成したものである。
図であり、本実施例のフラッシュ・メモリは、消去ブロ
ック単位記憶手段３１とソースアドレス変換手段３２と
を設け、その他については、図５に示す従来のフラッシ
ュ・メモリと同様に構成したものである。
【００１８】図２は消去ブロック単位記憶手段３１及び
ソースアドレス変換手段３２とその前段部分を示す回路
図である。図中、３３、３４はアドレスＡ０、Ａ１が入
力されるアドレス入力端子、３５、３６はアドレスラッ
チ回路である。
ソースアドレス変換手段３２とその前段部分を示す回路
図である。図中、３３、３４はアドレスＡ０、Ａ１が入
力されるアドレス入力端子、３５、３６はアドレスラッ
チ回路である。
【００１９】なお、アドレスラッチ回路３５は、表１に
示すように、アドレスＡ０に対応する相補信号ａ０、ａ
０バーを出力し、アドレスラッチ回路３６は、表２に示
すように、アドレスＡ１に対応する相補信号ａ１、ａ１
バーを出力するように構成されている。
示すように、アドレスＡ０に対応する相補信号ａ０、ａ
０バーを出力し、アドレスラッチ回路３６は、表２に示
すように、アドレスＡ１に対応する相補信号ａ１、ａ１
バーを出力するように構成されている。
【００２０】
【表１】
【００２１】
【表２】
【００２２】また、図２において、３７、３８は消去ブ
ロック単位記憶手段３１をなす記憶回路、３９、４０は
ソースアドレス変換手段３２を構成するソースアドレス
変換回路である。なお、記憶回路３７、３８の書込み回
路は、図示を省略している。
ロック単位記憶手段３１をなす記憶回路、３９、４０は
ソースアドレス変換手段３２を構成するソースアドレス
変換回路である。なお、記憶回路３７、３８の書込み回
路は、図示を省略している。
【００２３】ここに、記憶回路３７、３８において、４
１、４２はセルマトリクス１のセルトランジスタと同一
の構成の不揮発性セル、４３、４４はデプリーション型
のｎＭＯＳ、４５、４６はインバータであり、４７、４
８はｐＭＯＳ、４９、５０はｎＭＯＳである。
１、４２はセルマトリクス１のセルトランジスタと同一
の構成の不揮発性セル、４３、４４はデプリーション型
のｎＭＯＳ、４５、４６はインバータであり、４７、４
８はｐＭＯＳ、４９、５０はｎＭＯＳである。
【００２４】また、ソースアドレス変換回路３９、４０
において、５１〜５４はＮＡＮＤ回路である。これらＮ
ＡＮＤ回路５１〜５４は、内部ソースアドレスａ０ｓバ
ー、ａ０ｓ、ａ１ｓバー、ａ１ｓを出力するものであ
り、５５〜６２はｐＭＯＳ、６３〜７０はｎＭＯＳ、７
１〜７４は内部ソースアドレス線である。
において、５１〜５４はＮＡＮＤ回路である。これらＮ
ＡＮＤ回路５１〜５４は、内部ソースアドレスａ０ｓバ
ー、ａ０ｓ、ａ１ｓバー、ａ１ｓを出力するものであ
り、５５〜６２はｐＭＯＳ、６３〜７０はｎＭＯＳ、７
１〜７４は内部ソースアドレス線である。
【００２５】ここに、記憶回路３７において、不揮発性
セル４１がＯＮ状態とされている場合には、ノード７５
のレベルはＬレベルとなり、インバータ４５の出力はＨ
レベルとなる。また、不揮発性セル４１がＯＦＦ状態と
されている場合には、ノード７５のレベルはＨレベルと
なり、インバータ４５の出力はＬレベルとなる。
セル４１がＯＮ状態とされている場合には、ノード７５
のレベルはＬレベルとなり、インバータ４５の出力はＨ
レベルとなる。また、不揮発性セル４１がＯＦＦ状態と
されている場合には、ノード７５のレベルはＨレベルと
なり、インバータ４５の出力はＬレベルとなる。
【００２６】したがって、不揮発性セル４１のＯＮ、Ｏ
ＦＦ状態と、アドレスＡ０と、内部アドレスａ０、ａ０
バーと、内部ソースアドレスａ０ｓ、ａ０ｓバーとの関
係は表３に示すようになる。
ＦＦ状態と、アドレスＡ０と、内部アドレスａ０、ａ０
バーと、内部ソースアドレスａ０ｓ、ａ０ｓバーとの関
係は表３に示すようになる。
【００２７】即ち、不揮発性セル４１がＯＮ状態とされ
ている場合には、内部アドレスａ０、ａ０バーと内部ソ
ースアドレスａ０ｓ、ａ０ｓバーとの論理は一致する
が、不揮発性セル４１がＯＦＦ状態とされている場合に
は、内部ソースアドレスａ０ｓ、ａ０ｓバーは、内部ア
ドレスａ０、ａ０バーとは関係なく、即ち、外部から供
給されるアドレスＡ０とは関係なく、その論理は「１」
となる。
ている場合には、内部アドレスａ０、ａ０バーと内部ソ
ースアドレスａ０ｓ、ａ０ｓバーとの論理は一致する
が、不揮発性セル４１がＯＦＦ状態とされている場合に
は、内部ソースアドレスａ０ｓ、ａ０ｓバーは、内部ア
ドレスａ０、ａ０バーとは関係なく、即ち、外部から供
給されるアドレスＡ０とは関係なく、その論理は「１」
となる。
【００２８】
【表３】
【００２９】また、記憶回路３８において、不揮発性セ
ル４２がＯＮ状態とされている場合には、ノード７６の
レベルはＬレベルとなり、インバータ４６の出力はＨレ
ベルとなる。また、不揮発性セル４２がＯＦＦ状態とさ
れている場合には、ノード７６のレベルはＨレベルとな
り、インバータ４６の出力はＬレベルとなる。
ル４２がＯＮ状態とされている場合には、ノード７６の
レベルはＬレベルとなり、インバータ４６の出力はＨレ
ベルとなる。また、不揮発性セル４２がＯＦＦ状態とさ
れている場合には、ノード７６のレベルはＨレベルとな
り、インバータ４６の出力はＬレベルとなる。
【００３０】したがって、不揮発性セル４２のＯＮ、Ｏ
ＦＦ状態と、アドレスＡ１と、内部アドレスａ１、ａ１
バーと、内部ソースアドレスａ１ｓ、ａ１ｓバーとの関
係は表４に示すようになる。
ＦＦ状態と、アドレスＡ１と、内部アドレスａ１、ａ１
バーと、内部ソースアドレスａ１ｓ、ａ１ｓバーとの関
係は表４に示すようになる。
【００３１】
【表４】
【００３２】即ち、不揮発性セル４２がＯＮ状態とされ
ている場合には、内部アドレスａ１、ａ１バーと内部ソ
ースアドレスａ１ｓ、ａ１ｓバーとの論理は一致する
が、不揮発性セル４２がＯＦＦ状態とされている場合に
は、内部ソースアドレスａ１ｓ、ａ１ｓバーは、内部ア
ドレスａ１、ａ１バーとは関係なく、即ち、外部から供
給されるアドレスＡ１とは関係なく、その論理は「１」
となる。
ている場合には、内部アドレスａ１、ａ１バーと内部ソ
ースアドレスａ１ｓ、ａ１ｓバーとの論理は一致する
が、不揮発性セル４２がＯＦＦ状態とされている場合に
は、内部ソースアドレスａ１ｓ、ａ１ｓバーは、内部ア
ドレスａ１、ａ１バーとは関係なく、即ち、外部から供
給されるアドレスＡ１とは関係なく、その論理は「１」
となる。
【００３３】したがって、また、不揮発性セル４１、４
２のＯＮ、ＯＦＦ状態と、アドレスＡ０、Ａ１と、内部
ソースアドレスａ０ｓ、ａ０ｓバー、ａ１ｓ、ａ１ｓバ
ーとの関係は、表５に示すようになる。
２のＯＮ、ＯＦＦ状態と、アドレスＡ０、Ａ１と、内部
ソースアドレスａ０ｓ、ａ０ｓバー、ａ１ｓ、ａ１ｓバ
ーとの関係は、表５に示すようになる。
【００３４】
【表５】
【００３５】また、図３及び図４はソースデコーダ６の
回路を分割して示す図である。これら図３及び図４にお
いて、ＥＲは消去制御信号であり、消去時には、Ｈレベ
ルとされ、書込み及び読出し時には、Ｌレベルとされる
ものである。
回路を分割して示す図である。これら図３及び図４にお
いて、ＥＲは消去制御信号であり、消去時には、Ｈレベ
ルとされ、書込み及び読出し時には、Ｌレベルとされる
ものである。
【００３６】また、７７〜８０はＮＡＮＤ回路、８１〜
８４はソース線電圧制御回路であり、これらＮＡＮＤ回
路７７〜８０、ソース線電圧制御回路８１〜８４におい
て、８５〜１１２はｐＭＯＳ、１１３〜１４４はｎＭＯ
Ｓである。
８４はソース線電圧制御回路であり、これらＮＡＮＤ回
路７７〜８０、ソース線電圧制御回路８１〜８４におい
て、８５〜１１２はｐＭＯＳ、１１３〜１４４はｎＭＯ
Ｓである。
【００３７】ここに、消去制御信号ＥＲと、内部ソース
アドレスａ０ｓ、ａ０ｓバー、ａ１ｓ、ａ１ｓバーと、
ＮＡＮＤ回路７７〜８０の出力との関係は、表６に示す
ようになる。なお、表６において、「Ｘ」は、「０」又
は「１」を示している。
アドレスａ０ｓ、ａ０ｓバー、ａ１ｓ、ａ１ｓバーと、
ＮＡＮＤ回路７７〜８０の出力との関係は、表６に示す
ようになる。なお、表６において、「Ｘ」は、「０」又
は「１」を示している。
【００３８】
【表６】
【００３９】ここに、例えば、ＮＡＮＤ回路７７の出力
がＨレベルの場合、ソース線電圧制御回路８１において
は、ｐＭＯＳ８８＝ＯＦＦ、ｎＭＯＳ１１６＝ＯＮとな
り、ノード１４５＝０［Ｖ］、ノード１４６＝０
［Ｖ］、ノード１４７＝０［Ｖ］となる。
がＨレベルの場合、ソース線電圧制御回路８１において
は、ｐＭＯＳ８８＝ＯＦＦ、ｎＭＯＳ１１６＝ＯＮとな
り、ノード１４５＝０［Ｖ］、ノード１４６＝０
［Ｖ］、ノード１４７＝０［Ｖ］となる。
【００４０】この結果、ｐＭＯＳ９０＝ＯＮ、ｎＭＯＳ
１１９＝ＯＦＦとなり、ノード１４８＝ＶＣＣで、ｐＭ
ＯＳ８９、９１がＯＦＦとなる。また、この場合、ｎＭ
ＯＳ１２０＝ＯＮとなるので、ソース線１７は０［Ｖ］
に設定される。
１１９＝ＯＦＦとなり、ノード１４８＝ＶＣＣで、ｐＭ
ＯＳ８９、９１がＯＦＦとなる。また、この場合、ｎＭ
ＯＳ１２０＝ＯＮとなるので、ソース線１７は０［Ｖ］
に設定される。
【００４１】その後、ＮＡＮＤ回路７７の出力がＨレベ
ルからＬレベルに反転した場合には、ソース線電圧制御
回路８１においては、ｐＭＯＳ８８＝ＯＮ、ｎＭＯＳ１
１６＝ＯＦＦとなり、ノード１４５＝ＶＣＣ、ノード１
４６＝ＶＣＣ−Ｖth（ｎＭＯＳのスレッショルド電
圧）、ノード１４７＝ＶＣＣ−Ｖthとなる。
ルからＬレベルに反転した場合には、ソース線電圧制御
回路８１においては、ｐＭＯＳ８８＝ＯＮ、ｎＭＯＳ１
１６＝ＯＦＦとなり、ノード１４５＝ＶＣＣ、ノード１
４６＝ＶＣＣ−Ｖth（ｎＭＯＳのスレッショルド電
圧）、ノード１４７＝ＶＣＣ−Ｖthとなる。
【００４２】この結果、ｎＭＯＳ１１９はｐＭＯＳ９０
と同様にＯＮとなり、ノード１４８のレベルは０［Ｖ］
に向かって下降し、ｐＭＯＳ８９、９１＝ＯＮとなる。
ここに、ｐＭＯＳ８９＝ＯＮとなる結果、ノード１４７
＝ＶＰＰとなるので、ｐＭＯＳ９１はこの時点でＯＦＦ
となり、ノード１４８＝０［Ｖ］となる。
と同様にＯＮとなり、ノード１４８のレベルは０［Ｖ］
に向かって下降し、ｐＭＯＳ８９、９１＝ＯＮとなる。
ここに、ｐＭＯＳ８９＝ＯＮとなる結果、ノード１４７
＝ＶＰＰとなるので、ｐＭＯＳ９１はこの時点でＯＦＦ
となり、ノード１４８＝０［Ｖ］となる。
【００４３】また、この場合、ｎＭＯＳ１２０はＯＦＦ
となるので、ソース線１７の電圧はＶＰＰに設定され
る。なお、ソース線電圧制御回路８２〜８４において
も、同様に動作する。
となるので、ソース線１７の電圧はＶＰＰに設定され
る。なお、ソース線電圧制御回路８２〜８４において
も、同様に動作する。
【００４４】したがって、このソースデコーダ６におい
ては、消去制御信号ＥＲがＬレベルの場合、即ち、書込
み及び読出し時においては、内部ソースアドレスａ０
ｓ、ａ０ｓバー、ａ１ｓ、ａ１ｓバーに関係なく、ソー
ス線１７〜２０は全て０［Ｖ］に設定されることにな
る。
ては、消去制御信号ＥＲがＬレベルの場合、即ち、書込
み及び読出し時においては、内部ソースアドレスａ０
ｓ、ａ０ｓバー、ａ１ｓ、ａ１ｓバーに関係なく、ソー
ス線１７〜２０は全て０［Ｖ］に設定されることにな
る。
【００４５】これに対して、消去制御信号ＥＲがＨレベ
ルの場合、即ち、消去時においては、内部ソースアドレ
スａ０ｓ、ａ０ｓバー、ａ１ｓ、ａ１ｓバーによって指
示されるソース線に電圧ＶＰＰが供給され、その他のソ
ース線は０［Ｖ］に設定される。
ルの場合、即ち、消去時においては、内部ソースアドレ
スａ０ｓ、ａ０ｓバー、ａ１ｓ、ａ１ｓバーによって指
示されるソース線に電圧ＶＰＰが供給され、その他のソ
ース線は０［Ｖ］に設定される。
【００４６】ここに、消去制御信号ＥＲがＨレベルの場
合における内部ソースアドレスａ０ｓ、ａ０ｓバー、ａ
１ｓ、ａ１ｓバーと、ソース線１７〜２０の電圧状態と
の関係は、表７に示すようになる。なお、この表７にお
いて、「◎」は電圧ＶＰＰが供給されることを意味し、
「×」は０［Ｖ］に設定されることを意味している。
合における内部ソースアドレスａ０ｓ、ａ０ｓバー、ａ
１ｓ、ａ１ｓバーと、ソース線１７〜２０の電圧状態と
の関係は、表７に示すようになる。なお、この表７にお
いて、「◎」は電圧ＶＰＰが供給されることを意味し、
「×」は０［Ｖ］に設定されることを意味している。
【００４７】
【表７】
【００４８】したがって、不揮発性セル４２、４３のＯ
Ｎ、ＯＦＦ状態と、アドレスＡ０、Ａ１と、内部ソース
アドレスａ０ｓ、ａ０ｓバー、ａ１ｓ、ａ１ｓバーと、
選択されるブロックとの関係は、表８に示すようにな
る。なお、この表７において、「◎」は消去ブロックと
して選択されることを意味し、「×」は非選択であるこ
とを意味している。
Ｎ、ＯＦＦ状態と、アドレスＡ０、Ａ１と、内部ソース
アドレスａ０ｓ、ａ０ｓバー、ａ１ｓ、ａ１ｓバーと、
選択されるブロックとの関係は、表８に示すようにな
る。なお、この表７において、「◎」は消去ブロックと
して選択されることを意味し、「×」は非選択であるこ
とを意味している。
【００４９】
【表８】
【００５０】このように、本実施例においては、不揮発
性セル４１、４２＝ＯＮとする場合、ブロック１３〜１
６をそれぞれ消去ブロックの単位とすることができ、不
揮発性セル４１＝ＯＦＦ、不揮発性セル４２＝ＯＮとす
る場合には、ブロック１３、１４を１個の消去ブロッ
ク、ブロック１５、１６を１個の消去ブロックとするこ
とができる。
性セル４１、４２＝ＯＮとする場合、ブロック１３〜１
６をそれぞれ消去ブロックの単位とすることができ、不
揮発性セル４１＝ＯＦＦ、不揮発性セル４２＝ＯＮとす
る場合には、ブロック１３、１４を１個の消去ブロッ
ク、ブロック１５、１６を１個の消去ブロックとするこ
とができる。
【００５１】また、不揮発性セル４１＝ＯＮ、不揮発性
セル４２＝ＯＦＦとする場合には、ブロック１３、１５
を１個の消去ブロック、ブロック１４、１６を１個の消
去ブロックとすることができる。
セル４２＝ＯＦＦとする場合には、ブロック１３、１５
を１個の消去ブロック、ブロック１４、１６を１個の消
去ブロックとすることができる。
【００５２】なお、不揮発性セル４１、４２＝ＯＦＦと
する場合には、ブロック１３〜１６の全体を１個の消去
ブロックとすることができる。即ち、全セルを一括消去
することができる。
する場合には、ブロック１３〜１６の全体を１個の消去
ブロックとすることができる。即ち、全セルを一括消去
することができる。
【００５３】以上のように、本実施例によれば、外部か
ら供給するアドレスＡ０、Ａ１により消去ブロックの単
位を可変することができるので、高い利便性を得ること
ができる。
ら供給するアドレスＡ０、Ａ１により消去ブロックの単
位を可変することができるので、高い利便性を得ること
ができる。
【００５４】
【発明の効果】以上のように、本発明によれば、消去ブ
ロック単位記憶手段とソースアドレス変換手段とを設
け、消去ブロックを選択するために外部から供給される
ソースアドレスをソースアドレス変換手段によって消去
ブロック単位記憶手段が記憶する消去ブロックの単位に
従った内部ソースアドレスに変換するという構成を採用
したことにより、消去ブロック単位記憶手段に記憶させ
ている消去ブロックの単位を書き換えることによって消
去ブロックの単位を可変することができるので、その利
便性を高めることができる。
ロック単位記憶手段とソースアドレス変換手段とを設
け、消去ブロックを選択するために外部から供給される
ソースアドレスをソースアドレス変換手段によって消去
ブロック単位記憶手段が記憶する消去ブロックの単位に
従った内部ソースアドレスに変換するという構成を採用
したことにより、消去ブロック単位記憶手段に記憶させ
ている消去ブロックの単位を書き換えることによって消
去ブロックの単位を可変することができるので、その利
便性を高めることができる。
【図１】本発明の一実施例の要部を示す回路図である。
【図２】消去ブロック単位記憶手段及びソースアドレス
変換手段とその前段部分を示す回路図である。
変換手段とその前段部分を示す回路図である。
【図３】ソースデコーダの一部を示す回路図である。
【図４】ソースデコーダの一部を示す回路図である。
【図５】従来のフラッシュ・メモリの一例の要部を示す
回路図である。
回路図である。
【図６】セルマトリクスを示す概念図である。
【図７】セルトランジスタを示す概略的断面図である。
３１ 消去ブロック単位記憶手段 ３２ ソースアドレス変換手段
Claims (1)
- 【請求項１】消去ブロックの単位を記憶する書換え可能
な消去ブロック単位記憶手段を設けると共に、消去ブロ
ックを選択するために外部から供給されるソースアドレ
スを前記消去ブロック単位記憶手段が記憶する消去ブロ
ックの単位に従った内部ソースアドレスに変換するソー
スアドレス変換手段とを設けて構成されていることを特
徴とするフラッシュ・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP675692A JPH05198188A (ja) | 1992-01-17 | 1992-01-17 | フラッシュ・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP675692A JPH05198188A (ja) | 1992-01-17 | 1992-01-17 | フラッシュ・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198188A true JPH05198188A (ja) | 1993-08-06 |
Family
ID=11647033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP675692A Pending JPH05198188A (ja) | 1992-01-17 | 1992-01-17 | フラッシュ・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05198188A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5566072A (en) * | 1993-08-10 | 1996-10-15 | Mitsubishi Jidosha Kogyo Kabushiki Kaisha | Method and apparatus for estimating a road traffic condition and method and apparatus for controlling a vehicle running characteristic |
| KR100852923B1 (ko) * | 2001-11-08 | 2008-08-19 | 후지쯔 가부시끼가이샤 | 반도체 메모리 |
-
1992
- 1992-01-17 JP JP675692A patent/JPH05198188A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5566072A (en) * | 1993-08-10 | 1996-10-15 | Mitsubishi Jidosha Kogyo Kabushiki Kaisha | Method and apparatus for estimating a road traffic condition and method and apparatus for controlling a vehicle running characteristic |
| KR100852923B1 (ko) * | 2001-11-08 | 2008-08-19 | 후지쯔 가부시끼가이샤 | 반도체 메모리 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010925 |