JPH04208566A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH04208566A JPH04208566A JP2199570A JP19957090A JPH04208566A JP H04208566 A JPH04208566 A JP H04208566A JP 2199570 A JP2199570 A JP 2199570A JP 19957090 A JP19957090 A JP 19957090A JP H04208566 A JPH04208566 A JP H04208566A
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は不揮発性半導体記憶装置に関し、特に電気的
に書き込み消去可能な不揮発性半導体記憶装置フラッシ
ュＥＥＰＲＯＭのロウデコーダの改良に関するものであ
る。
に書き込み消去可能な不揮発性半導体記憶装置フラッシ
ュＥＥＰＲＯＭのロウデコーダの改良に関するものであ
る。
第３図は、−船釣なフラッシュＥＥＰＲｏＭのメモリセ
ルの断面図であり、第４図は従来のフラッシュＥＥＰＲ
Ｏ，Ｍのブロンク図である。メモリセルはコントロール
ゲート１．フローティンクケ−上２０２層のゲートから
なるメモリトランジスタから構成されている。
ルの断面図であり、第４図は従来のフラッシュＥＥＰＲ
Ｏ，Ｍのブロンク図である。メモリセルはコントロール
ゲート１．フローティンクケ−上２０２層のゲートから
なるメモリトランジスタから構成されている。
メモリアレイ５は第３図に示したメモリセルが行方向・
列方向に配列されたものであり、メモリセルのドレイン
３がビット線６に、コントロールゲートｌがワード線７
に、ソース４がソース線１７に接続されている。フロー
ティングゲート２一基板間の酸化膜の膜厚は１００人程
入槽ある。ワード線７はロウデコーダ９の出力である。
列方向に配列されたものであり、メモリセルのドレイン
３がビット線６に、コントロールゲートｌがワード線７
に、ソース４がソース線１７に接続されている。フロー
ティングゲート２一基板間の酸化膜の膜厚は１００人程
入槽ある。ワード線７はロウデコーダ９の出力である。
ビット線６はＹゲート８に接続される。ソース線１７は
ソース線スイッチ１１に接続される。Ｙゲート８はコラ
ムデコーダ１０により制御され、ビット線６とセンスア
ンプ１３．書き込み回路１２の接続を制御する。ロウデ
コーダ９、コラムデコーダ１０はアドレスバッファ１５
の出力を受け１本のワード線、１＆１１のＹゲートを選
択する。メモリアレイ５への書き込みデータや、メモリ
アレイ５からの読み出しデータは入出力バッファ１６を
介して入出力される。制御回路１４は外部から印加され
た制御信号に応じて、各回路ブロックの動作の制御を行
う。
ソース線スイッチ１１に接続される。Ｙゲート８はコラ
ムデコーダ１０により制御され、ビット線６とセンスア
ンプ１３．書き込み回路１２の接続を制御する。ロウデ
コーダ９、コラムデコーダ１０はアドレスバッファ１５
の出力を受け１本のワード線、１＆１１のＹゲートを選
択する。メモリアレイ５への書き込みデータや、メモリ
アレイ５からの読み出しデータは入出力バッファ１６を
介して入出力される。制御回路１４は外部から印加され
た制御信号に応じて、各回路ブロックの動作の制御を行
う。
次に、動作について説明する。
メモリアレイ５に記憶されたデータの消去は一括してお
こなわれる。先ず全てのメモリーセルのソース４にソー
ス線スイッチ１１により高圧が印加され、コントロール
ゲート１は接地される。フローティングゲート２とソー
ス４間の酸化膜に高電界が印加されるのでトンネル電流
が流れ、フローティングゲート２に蓄積された電子が除
去される。これにより、コントロールゲート１からみた
メモリトランジスタのしきい値は低くなる。即ちＥＰＲ
ＯＭにおいて、紫外線消去した状態と同しになる。
こなわれる。先ず全てのメモリーセルのソース４にソー
ス線スイッチ１１により高圧が印加され、コントロール
ゲート１は接地される。フローティングゲート２とソー
ス４間の酸化膜に高電界が印加されるのでトンネル電流
が流れ、フローティングゲート２に蓄積された電子が除
去される。これにより、コントロールゲート１からみた
メモリトランジスタのしきい値は低くなる。即ちＥＰＲ
ＯＭにおいて、紫外線消去した状態と同しになる。
また書き込みはＥＰＲＯＭと同様に行われ、メモリトラ
ンジスタのドレイン３．コントロールゲート１に高圧パ
ルスが印加されソース４が接地される。ドレイン近傍で
アバランシェ崩ｉにより発生した電子がフローティング
ゲート２に注入されコントロールゲート１からみたメモ
リトランジスタのしきい値は高くなる。
ンジスタのドレイン３．コントロールゲート１に高圧パ
ルスが印加されソース４が接地される。ドレイン近傍で
アバランシェ崩ｉにより発生した電子がフローティング
ゲート２に注入されコントロールゲート１からみたメモ
リトランジスタのしきい値は高くなる。
なお消去・書き込みに必要な高電圧は外部から供給され
る。これは、書き込み時にビット線に流れる電流がＩｍ
Ａ〜５ｍＡになるためチャージポンプ等の高圧発生回路
では電流の供給能力が不足するからである。
る。これは、書き込み時にビット線に流れる電流がＩｍ
Ａ〜５ｍＡになるためチャージポンプ等の高圧発生回路
では電流の供給能力が不足するからである。
さらに読み出しは選択されたメモリセルを介して電流が
流れるか否かをセンスすることにより行われる。この時
、ビット線に高い電位を与えるとフローティングゲート
とドレイン間の酸化膜に高い電界がかかりフローティン
グゲートに蓄積されていた電子が抜けてしまうという問
題が生ずる。
流れるか否かをセンスすることにより行われる。この時
、ビット線に高い電位を与えるとフローティングゲート
とドレイン間の酸化膜に高い電界がかかりフローティン
グゲートに蓄積されていた電子が抜けてしまうという問
題が生ずる。
そのため、ドレインの電位は１〜２■に抑えなければな
らない、ドレイン電位を抑えつつメモリセルに流れる電
流をセンスするのに、電流センスアンプが用いられてい
る。
らない、ドレイン電位を抑えつつメモリセルに流れる電
流をセンスするのに、電流センスアンプが用いられてい
る。
続いて、書き込み・読み出し時に１本のワード線を選択
するロウデコーダの具体的な回路図を第５図に示す、ア
ドレス信号Ｘｉ等が入力されるＮＡＮＤゲート２４、ア
ドレス信号Ａｌ、Ａｌがゲートに入力されるｎチャネル
ＭＯ３トランジスタ１８．１９． ソースに高圧ＶＰＰ
もしくは電源電圧Ｖｃｃが入力されるＰチャネルＭＯＳ
トランジスタ２１．２２並びにｎチャネルトランジスタ
２３から構成される。このうちトランジスタ２１〜２３
でランチ回路を形成している。
するロウデコーダの具体的な回路図を第５図に示す、ア
ドレス信号Ｘｉ等が入力されるＮＡＮＤゲート２４、ア
ドレス信号Ａｌ、Ａｌがゲートに入力されるｎチャネル
ＭＯ３トランジスタ１８．１９． ソースに高圧ＶＰＰ
もしくは電源電圧Ｖｃｃが入力されるＰチャネルＭＯＳ
トランジスタ２１．２２並びにｎチャネルトランジスタ
２３から構成される。このうちトランジスタ２１〜２３
でランチ回路を形成している。
次に動作について説明する。ＮＡＮＤゲート２４に入力
されるアドレス信号がすべてＨになるとＮＡＮＤゲート
が選択された状態となり出力がＬとなる。Ａｔ−Ａ４の
信号のうち１本がＨになり他の信号はＬに保たれる。こ
の時、相補信号Ａ１〜Ａ４のうち対応する１本の信号の
みＬになり他の信号はＨになる。例えばＡ２がＨになっ
たとするとＡＩ、Ａ３．Ａ４はＬｌまたＡ２はり、ＡＩ
。
されるアドレス信号がすべてＨになるとＮＡＮＤゲート
が選択された状態となり出力がＬとなる。Ａｔ−Ａ４の
信号のうち１本がＨになり他の信号はＬに保たれる。こ
の時、相補信号Ａ１〜Ａ４のうち対応する１本の信号の
みＬになり他の信号はＨになる。例えばＡ２がＨになっ
たとするとＡＩ、Ａ３．Ａ４はＬｌまたＡ２はり、ＡＩ
。
Ａ３．Ａ４はＨとなる。これによりノードＮ２のみＬに
なり、Ｎｌ、Ｎ３．Ｎ４はＨとなる。よって、ｐチャネ
ルＭＯＳトランジスタ２１．２２のソースに高圧が印加
されたときＷＬ２のみ昇圧され、他のワード線は接地さ
れる。即ち、ｐチャネルＭＯ３トランジスタ２１．２２
のソースにｔ源電圧の５Ｖが印加されているときはＷＬ
２のみ５■となる。
なり、Ｎｌ、Ｎ３．Ｎ４はＨとなる。よって、ｐチャネ
ルＭＯＳトランジスタ２１．２２のソースに高圧が印加
されたときＷＬ２のみ昇圧され、他のワード線は接地さ
れる。即ち、ｐチャネルＭＯ３トランジスタ２１．２２
のソースにｔ源電圧の５Ｖが印加されているときはＷＬ
２のみ５■となる。
従来のフラッシュＥＥＰＲＯＭのロウデコーダは以上の
ように構成されており、ワード線毎にデコードのための
回路が必要であったため、高集積化が困難であった。
ように構成されており、ワード線毎にデコードのための
回路が必要であったため、高集積化が困難であった。
また従来のフランシュＥＥＦＲＯＭは、消去が同一ヒツ
ト線に接続されるメモリセルについて一括してなされる
。このため、小ブロックの消去が不可能であった。
ト線に接続されるメモリセルについて一括してなされる
。このため、小ブロックの消去が不可能であった。
この発明は上記のような問題点を解消するためになされ
たものであり、セルサイズが縮小され、ワード線の配線
ピッチが小さくなってもレイアウト可能なロウデコーダ
、即ち不揮発性半導体記憶装置を得ることを目的とする
。
たものであり、セルサイズが縮小され、ワード線の配線
ピッチが小さくなってもレイアウト可能なロウデコーダ
、即ち不揮発性半導体記憶装置を得ることを目的とする
。
またさらにこの発明は、小ブロックでの消去が可能な不
揮発性半導体記憶装置を得ることを目的とする。
揮発性半導体記憶装置を得ることを目的とする。
この発明に係る不揮発性半導体記憶装置は、メそりトラ
ンジスタのドレインを第１のビット線に、ゲートをワー
ド線に、ソースをソース線に接続し、第１のビット線を
第１のロウデコーダの出力がゲートに入力されるＭＯ３
Ｉ−ランジスタを介して第２のビ・ント線に接続し、ワ
ード線を第２のロウデコーダに接続し、かつ第２のロウ
デコーダの出力を複数のワード線に共通に接続したもの
である。
ンジスタのドレインを第１のビット線に、ゲートをワー
ド線に、ソースをソース線に接続し、第１のビット線を
第１のロウデコーダの出力がゲートに入力されるＭＯ３
Ｉ−ランジスタを介して第２のビ・ント線に接続し、ワ
ード線を第２のロウデコーダに接続し、かつ第２のロウ
デコーダの出力を複数のワード線に共通に接続したもの
である。
またこの発明に係る不揮発性半導体記憶装置は、メモリ
トランジスタのドレインを第１のビット線に、ケートを
ワード線に、ソースを第１のソース線に接続し、第１の
ビット線を第１のロウデコーダの出力がゲートに入力さ
れるＭＯＳトランジスタを介して第２のビット線に接続
し、ワード線を第２のロウデコーダに接続し、第２のロ
ウレコーダの出力を複数のワード線に共通に接続し、第
１のソース線を第１のロウデコーダの出力がゲートに入
力されるＭＯＳトランジスタを介して第２のソース線に
接続したものである。
トランジスタのドレインを第１のビット線に、ケートを
ワード線に、ソースを第１のソース線に接続し、第１の
ビット線を第１のロウデコーダの出力がゲートに入力さ
れるＭＯＳトランジスタを介して第２のビット線に接続
し、ワード線を第２のロウデコーダに接続し、第２のロ
ウレコーダの出力を複数のワード線に共通に接続し、第
１のソース線を第１のロウデコーダの出力がゲートに入
力されるＭＯＳトランジスタを介して第２のソース線に
接続したものである。
この発明においては、メモリトランジスタのドレインを
第１のビット線に、ゲートをワード線に、ソースをソー
ス線に接続し、第１のビット線を第１のロウデコーダの
出力がゲートに入力されるＭＯＳトランジスタを介して
第２のビット線に接続し、ワード線を第２のロウデコー
ダに接続し、かつ第２のロウデコーダの出力を複数のワ
ード線に共通に接続したので、メモリセルのサイズが縮
小でき、ワード線ピッチが小さくてもロウレコーダのレ
イアウトが可能になる。
第１のビット線に、ゲートをワード線に、ソースをソー
ス線に接続し、第１のビット線を第１のロウデコーダの
出力がゲートに入力されるＭＯＳトランジスタを介して
第２のビット線に接続し、ワード線を第２のロウデコー
ダに接続し、かつ第２のロウデコーダの出力を複数のワ
ード線に共通に接続したので、メモリセルのサイズが縮
小でき、ワード線ピッチが小さくてもロウレコーダのレ
イアウトが可能になる。
またこの発明においては上記のような構成に加え、第１
のソース線を第１のロウデコーダの出力がゲートに入力
されるＭＯＳトランジスタを介して第２のソース線に接
続するようにしたので、消去時に第２のソース線に高圧
が印加されるとともに、選択された第１のロウデコーダ
の出力が１本もしくは複数本高圧に昇圧され、該昇圧さ
れた第１のロウデコーダ出力がゲートに入力されるＭＯ
Ｓトランジスタに接続された第１のビット線に接続され
るメモリトランジスタのゲートがすべて接地されること
により、従来のように同一ビット線に接続されるメモリ
セルについて一括して消去が行われるのではなく、第１
のビット線に接続されている１組のメモリセルについて
のみ行われる。
のソース線を第１のロウデコーダの出力がゲートに入力
されるＭＯＳトランジスタを介して第２のソース線に接
続するようにしたので、消去時に第２のソース線に高圧
が印加されるとともに、選択された第１のロウデコーダ
の出力が１本もしくは複数本高圧に昇圧され、該昇圧さ
れた第１のロウデコーダ出力がゲートに入力されるＭＯ
Ｓトランジスタに接続された第１のビット線に接続され
るメモリトランジスタのゲートがすべて接地されること
により、従来のように同一ビット線に接続されるメモリ
セルについて一括して消去が行われるのではなく、第１
のビット線に接続されている１組のメモリセルについて
のみ行われる。
〔実施例］
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による不揮発性半導体記憶装
置の回路図を示す。図においてビット線は第Ｉのビット
線３０と第２のビット線３１から構成される。メモリト
ランジスタのドレインは第１のビット線に接続される。
置の回路図を示す。図においてビット線は第Ｉのビット
線３０と第２のビット線３１から構成される。メモリト
ランジスタのドレインは第１のビット線に接続される。
第１のビット線は第１のロウデコーダ３２の出力がゲー
トに人力されるＭＯＳトランジスタ（Ｔｌ乃至Ｔ４）を
介して第２のビット線３１に接続される。第２のビット
線３１はＹゲート８を介して書き込み回路１２゜センス
アンプ１３に接続される。第２のロウデコーダの出力、
すなわちワード線は複数本共通に接続されている。
トに人力されるＭＯＳトランジスタ（Ｔｌ乃至Ｔ４）を
介して第２のビット線３１に接続される。第２のビット
線３１はＹゲート８を介して書き込み回路１２゜センス
アンプ１３に接続される。第２のロウデコーダの出力、
すなわちワード線は複数本共通に接続されている。
次に動作について説明する１例えばメモリトランジスタ
Ｍ１２Ｍ２を選択する場合について説明す＊、ＮＡＮＤ
ゲート３４乃至３６に入力されるアドレス信号は通常３
本乃至５本であるが、簡単にするためここでは２本しか
入力されていないものとする。この場合信号Ｒ１，、Ｒ
２，Ｒ３，Ｒ４がＨとなりＲ５，Ｒ６はＬとなる。Ｌｌ
がＨとなりＬ２．Ｌ３．’Ｌ４はＬを保つ。これにより
、ＷＬｌ、ＷＬ５が昇圧され、且つＨＷＬＩが昇圧され
る。ワード線が２本選択されるが、メモリトランジスタ
のドレインが第２のビット線に接続されるのはＭｌ、Ｍ
２だけであるので、Ｍｌ、Ｍ２についてのみ書き込み・
読み出しを行うことができる。
Ｍ１２Ｍ２を選択する場合について説明す＊、ＮＡＮＤ
ゲート３４乃至３６に入力されるアドレス信号は通常３
本乃至５本であるが、簡単にするためここでは２本しか
入力されていないものとする。この場合信号Ｒ１，、Ｒ
２，Ｒ３，Ｒ４がＨとなりＲ５，Ｒ６はＬとなる。Ｌｌ
がＨとなりＬ２．Ｌ３．’Ｌ４はＬを保つ。これにより
、ＷＬｌ、ＷＬ５が昇圧され、且つＨＷＬＩが昇圧され
る。ワード線が２本選択されるが、メモリトランジスタ
のドレインが第２のビット線に接続されるのはＭｌ、Ｍ
２だけであるので、Ｍｌ、Ｍ２についてのみ書き込み・
読み出しを行うことができる。
従ってこのような本実施例によれば、メモリセルのサイ
ズを縮小することが出来、更にワード線ピッチが小さく
てもロウレコーダのレイアウトが可能になる。
ズを縮小することが出来、更にワード線ピッチが小さく
てもロウレコーダのレイアウトが可能になる。
なお上記実施例では、第２のロウデコーダの出力を２本
のワード線に接続していたが、それ以上の本数を共通に
接続してもよい。また、第１、第２のロウデコーダの回
路は他のいかなるものであってもよい。
のワード線に接続していたが、それ以上の本数を共通に
接続してもよい。また、第１、第２のロウデコーダの回
路は他のいかなるものであってもよい。
また第２図は本発明の第２の実施例による不揮発性半導
体記憶装置の回路図である。ソース線の構成を除いては
前記第１の実施例と全く同しである。ソース線は第１の
ソース線４０と第２のソース線４１から構成される。第
１のソース線は第１のロウデコーダの出力がゲートに入
力されるＭＯＳトランジスタ４２を介して第２のソース
線に接続される。メモリトランジスタのソースは第１の
ソース線に接続される。
体記憶装置の回路図である。ソース線の構成を除いては
前記第１の実施例と全く同しである。ソース線は第１の
ソース線４０と第２のソース線４１から構成される。第
１のソース線は第１のロウデコーダの出力がゲートに入
力されるＭＯＳトランジスタ４２を介して第２のソース
線に接続される。メモリトランジスタのソースは第１の
ソース線に接続される。
次に動作について説明する。
消去は第１のロウデコーダにより選択されたブロックに
ついて行われる。例えば第２図においてメモリトランジ
スタＭ１．Ｍ２が含まれるフ゛ロンクについて消去が行
われるとする。この時第２のソース線４１にソース線ス
インチ１１により高圧を印加するとともに、Ｒ，３，Ｒ
４をＨとしＨＷＬｌに高圧を印加する。これによりＬｌ
乃至Ｌ４はり、ＬＬ乃至Ｌ４はＨとなり全てのワード線
は接地される。トランジスタ４２のゲートに高圧を印加
するので、メモリトランジスタＭｌ、Ｍ２が含まれるブ
ロックのソース線に高圧を印加することになりメモリト
ランジスタは消去される。他のブロックのソース線はフ
ローティングに保たれるので消去は行われない。読み出
し・書き込み時の動作についても、上記第１の実施例と
同様の方法で選択メモリセルの属するブロックのソース
線のみ接地される。
ついて行われる。例えば第２図においてメモリトランジ
スタＭ１．Ｍ２が含まれるフ゛ロンクについて消去が行
われるとする。この時第２のソース線４１にソース線ス
インチ１１により高圧を印加するとともに、Ｒ，３，Ｒ
４をＨとしＨＷＬｌに高圧を印加する。これによりＬｌ
乃至Ｌ４はり、ＬＬ乃至Ｌ４はＨとなり全てのワード線
は接地される。トランジスタ４２のゲートに高圧を印加
するので、メモリトランジスタＭｌ、Ｍ２が含まれるブ
ロックのソース線に高圧を印加することになりメモリト
ランジスタは消去される。他のブロックのソース線はフ
ローティングに保たれるので消去は行われない。読み出
し・書き込み時の動作についても、上記第１の実施例と
同様の方法で選択メモリセルの属するブロックのソース
線のみ接地される。
従ってこのような本実施例によれば、従来同一ビット線
に接続されるメモリセルについて一括して消去が行われ
ていたのが、第１のビット線に接続されている１組のメ
モリセルについてのみ行われるようになる。
に接続されるメモリセルについて一括して消去が行われ
ていたのが、第１のビット線に接続されている１組のメ
モリセルについてのみ行われるようになる。
以上述べたように、この発明によれば、メモリトランジ
スタのドレインを第１のビット線に、ゲートをワード線
に、ソースをソース線に接続し、第１のビット線を第１
のロウデコーダの出力がゲートに入力されるＭＯ３Ｉ−
ランジスタを介して第２のビット線に接続し、ワード線
を第２のロウデコーダに接続し、かつ第２のロウデコー
ダの出力を複数のワード線に共通に接続するよう構成し
たので、メモリセルが縮小されワード線ピッチが小さく
なってもレイアウトが可能となるという効果がある。
スタのドレインを第１のビット線に、ゲートをワード線
に、ソースをソース線に接続し、第１のビット線を第１
のロウデコーダの出力がゲートに入力されるＭＯ３Ｉ−
ランジスタを介して第２のビット線に接続し、ワード線
を第２のロウデコーダに接続し、かつ第２のロウデコー
ダの出力を複数のワード線に共通に接続するよう構成し
たので、メモリセルが縮小されワード線ピッチが小さく
なってもレイアウトが可能となるという効果がある。
さらにこのような構成に加えて、第１のソース線を第１
のロウレコーダの出力がゲートに入力されるＭＯＳトラ
ンジスタを介して第２のソース線に接続したものでは、
第１のビット線に接続されている１組のメモリセルにつ
いてのみ消去が行えるという効果がある。
のロウレコーダの出力がゲートに入力されるＭＯＳトラ
ンジスタを介して第２のソース線に接続したものでは、
第１のビット線に接続されている１組のメモリセルにつ
いてのみ消去が行えるという効果がある。
第１図はこの発明の第１の実施例による不揮発性半導体
記憶装置の回路図、第２図はこの発明の第２の実施例に
よる不揮発性半導体記憶装置の回路図、第３図は一般的
なフラッシュＥ、 Ｅ Ｐ ＲＯＭのメモリセルの断面
図、第４図は従来例による不揮発性半導体記憶装置のブ
ロック図、第５図は従来例による不揮発性半導体記憶装
置のロウデコーダの回路図である。 図において、１はコントロールゲート、２はフローティ
ングゲート、３はドレイン、４はソース、５はメモリア
レイ、６はビット線、７はワード線、８はＹゲート、９
はロウデコーダ、１０はコラムデコーダ、１１はソース
線スイッチ、１２は書き込み回路、１３はセンスアンプ
、１４は制御回路、１５はアドレスバッファ、１６は入
出力バッファ、１７はソース線、１８．１９はｎチャネ
ルＭ、ＯＳトランジスタ、２１．２２はＰチャネルＭＯ
Ｓトランジスタ、２３はｎチャネルトランジスタ、２４
はＮＡＮＤゲート、３０は第１のビット線、３１は第２
のビット線、３２は第１のロウレコーダ、３３は第２の
ロウレコーダ、３４〜３６はＮＡＮＤゲート、４０は第
１のソース線、４１は第２のソース線、４２はＭＯＳト
ランジスタである。 なお図中同一符号は同−又は相当部分を示す。
記憶装置の回路図、第２図はこの発明の第２の実施例に
よる不揮発性半導体記憶装置の回路図、第３図は一般的
なフラッシュＥ、 Ｅ Ｐ ＲＯＭのメモリセルの断面
図、第４図は従来例による不揮発性半導体記憶装置のブ
ロック図、第５図は従来例による不揮発性半導体記憶装
置のロウデコーダの回路図である。 図において、１はコントロールゲート、２はフローティ
ングゲート、３はドレイン、４はソース、５はメモリア
レイ、６はビット線、７はワード線、８はＹゲート、９
はロウデコーダ、１０はコラムデコーダ、１１はソース
線スイッチ、１２は書き込み回路、１３はセンスアンプ
、１４は制御回路、１５はアドレスバッファ、１６は入
出力バッファ、１７はソース線、１８．１９はｎチャネ
ルＭ、ＯＳトランジスタ、２１．２２はＰチャネルＭＯ
Ｓトランジスタ、２３はｎチャネルトランジスタ、２４
はＮＡＮＤゲート、３０は第１のビット線、３１は第２
のビット線、３２は第１のロウレコーダ、３３は第２の
ロウレコーダ、３４〜３６はＮＡＮＤゲート、４０は第
１のソース線、４１は第２のソース線、４２はＭＯＳト
ランジスタである。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）フローティングゲートを有するメモリトランジス
タが行方向・列方向にアレイ配置され、ドレインが第１
のビット線に、ゲートがワード線に、ソースがソース線
に接続され、前記第１のビット線は第１のロウデコーダ
の出力がゲートに入力されるＭＯＳトランジスタを介し
て第２のビット線に接続され、 前記ワード線は第２のロウデコーダに接続され、該第２
のロウデコーダの出力は前記複数のワード線に共通に接
続されていることを特徴とする不揮発性半導体記憶装置
。 - （２）フローティングゲートを有するメモリトランジス
タが行方向・列方向にアレイ配置され、ドレインが第１
のビット線に、ゲートがワード線に、ソースが第１のソ
ース線に接続され、前記第１のビット線は第１のロウデ
コーダの出力がゲートに入力されるＭＯＳトランジスタ
を介して第２のビット線に接続され、 前記ワード線は第２のロウデコーダに接続され、該第２
のロウデコーダの出力は前記複数のワード線に共通に接
続され、 かつ、前記第１のソース線は前記第１のロウデコーダの
出力がゲートに入力されるＭＯＳトランジスタを介して
第２のソース線に接続されていることを特徴とする不揮
発性半導体記憶装置。
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|---|---|---|---|
| JP2199570A JP2542110B2 (ja) | 1990-07-27 | 1990-07-27 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
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| JP2199570A JP2542110B2 (ja) | 1990-07-27 | 1990-07-27 | 不揮発性半導体記憶装置 |
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| JP2542110B2 JP2542110B2 (ja) | 1996-10-09 |
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ID=16410030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2199570A Expired - Lifetime JP2542110B2 (ja) | 1990-07-27 | 1990-07-27 | 不揮発性半導体記憶装置 |
Country Status (1)
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|---|---|
| JP (1) | JP2542110B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5554867A (en) * | 1993-12-27 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device having a memory cell transistor and a select transistor |
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-
1990
- 1990-07-27 JP JP2199570A patent/JP2542110B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
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| JP2542110B2 (ja) | 1996-10-09 |
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