JPS63226060A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63226060A JPS63226060A JP62163497A JP16349787A JPS63226060A JP S63226060 A JPS63226060 A JP S63226060A JP 62163497 A JP62163497 A JP 62163497A JP 16349787 A JP16349787 A JP 16349787A JP S63226060 A JPS63226060 A JP S63226060A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳトランジスタから成る半導体記憶装置に
おけるメモリセルアレイ及び選択回路の構成に関する。
おけるメモリセルアレイ及び選択回路の構成に関する。
ＭＯＳトランジスタから成る半導体記憶装置は例えば第
２図に示すような構成であり、１１．１２はアドレス入
力端子、１３はデータ出力端子、１４．１６はアドレス
入力バッファ回路、１５はＸデコーダ、１７はＹデコー
ダ、１８はメモリセルアレイ、１９は断線選択回路、２
０はデータ出力回路である。第２図においであるアドレ
スが指定されるとＸデコーダ１７によりワード線の選択
がなされ１′木のＸデコーダ出力線、すなわちワード線
が選択レベルとなり、又Ｙデコーダ１５によりビット線
の選択がなされて１木のＹデコーダ出力線が選択レベル
となりビット線選択回路１９によってメモリセルに接続
するビット線を選択し、ワード線及びビット線の選択に
より１本の出力端子に対応するメモリセルアレイ内より
１コのメモリセルを選択し、データ出力回路にてメモリ
セルを選択し、データ出力回路にてメモリセルに書き込
まれているデータを検出し、出力端子にデータを出力す
るものである。ここでＭＯＳトランジスタから成るメモ
リセルとして、製造工程中のフォトエツチング用マスク
にてデータを書き込むマスクＲＯＭ、フローティングゲ
ート構造のＥＰＲＯＭ、ＥＥＰＲＯＭがあるが、ここで
は構造が簡単でわかりやすいマスクＲＯＭについて説明
する。
２図に示すような構成であり、１１．１２はアドレス入
力端子、１３はデータ出力端子、１４．１６はアドレス
入力バッファ回路、１５はＸデコーダ、１７はＹデコー
ダ、１８はメモリセルアレイ、１９は断線選択回路、２
０はデータ出力回路である。第２図においであるアドレ
スが指定されるとＸデコーダ１７によりワード線の選択
がなされ１′木のＸデコーダ出力線、すなわちワード線
が選択レベルとなり、又Ｙデコーダ１５によりビット線
の選択がなされて１木のＹデコーダ出力線が選択レベル
となりビット線選択回路１９によってメモリセルに接続
するビット線を選択し、ワード線及びビット線の選択に
より１本の出力端子に対応するメモリセルアレイ内より
１コのメモリセルを選択し、データ出力回路にてメモリ
セルを選択し、データ出力回路にてメモリセルに書き込
まれているデータを検出し、出力端子にデータを出力す
るものである。ここでＭＯＳトランジスタから成るメモ
リセルとして、製造工程中のフォトエツチング用マスク
にてデータを書き込むマスクＲＯＭ、フローティングゲ
ート構造のＥＰＲＯＭ、ＥＥＰＲＯＭがあるが、ここで
は構造が簡単でわかりやすいマスクＲＯＭについて説明
する。
このマスクＲＯＭのメモリセルは、電子材料１９８６年
１月、ページ１０４〜１０８のｒ４ＭビットマスクＲＯ
Ｍとその応用」内の１０５ページ図２に記載されている
ような構成であり、（１）コンタクト窓方式及び（２）
拡散層方式はビット線（論文中ではピットアルムミ線）
と接地間にメモリセルが並列に接続される構成である。
１月、ページ１０４〜１０８のｒ４ＭビットマスクＲＯ
Ｍとその応用」内の１０５ページ図２に記載されている
ような構成であり、（１）コンタクト窓方式及び（２）
拡散層方式はビット線（論文中ではピットアルムミ線）
と接地間にメモリセルが並列に接続される構成である。
拡散層方式のメモリセルを第３図に示す、ｌはＭＯＳト
ランジスタのゲート材でありＸ方向の選択を行うワード
、４はビート線である配線に用いられる金属、１０は拡
散層及びＭＯＳトランジスタを形成するための酸化膜の
段差を表わす、６はメモリセルであるＭＯＳトランジス
タドレインの端子とビット線４を接続するコンタクトホ
ールである。第３図の構成でメモリセルでトランジスタ
はワード線１と酸化Ｈ１ＡｌＯにより、自己整合でソー
ス、ドレインの拡散層が作られ、ｌと１０の重なる部分
がＭＯＳトランジスタのチャネル部として形成される。
ランジスタのゲート材でありＸ方向の選択を行うワード
、４はビート線である配線に用いられる金属、１０は拡
散層及びＭＯＳトランジスタを形成するための酸化膜の
段差を表わす、６はメモリセルであるＭＯＳトランジス
タドレインの端子とビット線４を接続するコンタクトホ
ールである。第３図の構成でメモリセルでトランジスタ
はワード線１と酸化Ｈ１ＡｌＯにより、自己整合でソー
ス、ドレインの拡散層が作られ、ｌと１０の重なる部分
がＭＯＳトランジスタのチャネル部として形成される。
この構成でデータを書き込む場合、ワード線ｌをはさん
で図中に破線で示す酸化膜をマスクにより厚くし、ＭＯ
Ｓトランジスタを形成しない状態を作ることでＭＯＳト
ランジスタ有無によって、ビット線から接地線（図中で
１０を示す部分が接地端子に接続される、反対側も同様
である。）に対してメモリセルであるＭＯＳトランジス
タを介して経路を作るか否かによって２値の情報を記憶
するものである、又前記論文の図３はビット線に第１ゲ
ート電極及び第２ゲート電極によるＭＯＳトランジスタ
が接地線に対して直列に接続され、その直列となったメ
モリノル群がビット線に並列に接続される直並列のもの
である。これらはいずれもビット線と接地間のインピー
ダンスを、コンタクトホール、拡散層、イオン注入の有
無によって変化し、ビット線及びビット線選択回路を通
してそのインピーダンスの比較を行うことでデータを取
り出すものである。
で図中に破線で示す酸化膜をマスクにより厚くし、ＭＯ
Ｓトランジスタを形成しない状態を作ることでＭＯＳト
ランジスタ有無によって、ビット線から接地線（図中で
１０を示す部分が接地端子に接続される、反対側も同様
である。）に対してメモリセルであるＭＯＳトランジス
タを介して経路を作るか否かによって２値の情報を記憶
するものである、又前記論文の図３はビット線に第１ゲ
ート電極及び第２ゲート電極によるＭＯＳトランジスタ
が接地線に対して直列に接続され、その直列となったメ
モリノル群がビット線に並列に接続される直並列のもの
である。これらはいずれもビット線と接地間のインピー
ダンスを、コンタクトホール、拡散層、イオン注入の有
無によって変化し、ビット線及びビット線選択回路を通
してそのインピーダンスの比較を行うことでデータを取
り出すものである。
通常デザインルールは製造工程中のフォトエツチング精
度によって決定され、従って例えば２ＪＬｍルールの場
合はゲート材の幅が２７ｚｍ、フンタクトホールが２Ｊ
Ｌｍと、基本寸法が２ｐｍに決定される。しかし、フォ
トエツチング工程が重なる部分、例えば第３図における
コンタクトホール６と酸化膜の段差ｌＯ１さらにビット
線となる金属４の重なる部分については先に形成された
酸化膜及びゲート材１に対してコンタクトホールを合せ
る、又コンタクトホールに金属を合せる等、合せ精度の
問題が発生する。従って第３図に示すように酸化１１Ｊ
ＩＯ及びゲート材ｌとコンタクトホールの間には合せ精
度又、酸化膜形成時の寸法変化を考慮した余裕が必要と
なり、その結果、デザインルールが２７ｚｍであっても
コンタクトホール部の酸化膜の段差、すなわち拡散層の
寸法は２ｐｍより大きくなり、その合せ精度から５ＪＬ
ｍ程度と２倍以上となってしまう、又、コンタクトホー
ル形成後、イオン注入により拡散層を作りコンタクトホ
ールと酸化膜の合せを無視できる方法であっても、コン
タクトホールと金属の合せ精度が同様に発生してしまう
。この金属として一般的にＡＱが用いられるが、この場
合ＡＱの粒子が大きいことも加味し、コンタクト部のＡ
Ｌは酸化膜同様大きくなってしまう。又前記論文の図３
に示される直並列型は前記並列型より面積が小さくなる
ことで大容量化の方法として用いられているが、図３に
示されるように直列となるメモリセル群を選択回路（図
中では選択線）を介してビット１線に並列接続される。
度によって決定され、従って例えば２ＪＬｍルールの場
合はゲート材の幅が２７ｚｍ、フンタクトホールが２Ｊ
Ｌｍと、基本寸法が２ｐｍに決定される。しかし、フォ
トエツチング工程が重なる部分、例えば第３図における
コンタクトホール６と酸化膜の段差ｌＯ１さらにビット
線となる金属４の重なる部分については先に形成された
酸化膜及びゲート材１に対してコンタクトホールを合せ
る、又コンタクトホールに金属を合せる等、合せ精度の
問題が発生する。従って第３図に示すように酸化１１Ｊ
ＩＯ及びゲート材ｌとコンタクトホールの間には合せ精
度又、酸化膜形成時の寸法変化を考慮した余裕が必要と
なり、その結果、デザインルールが２７ｚｍであっても
コンタクトホール部の酸化膜の段差、すなわち拡散層の
寸法は２ｐｍより大きくなり、その合せ精度から５ＪＬ
ｍ程度と２倍以上となってしまう、又、コンタクトホー
ル形成後、イオン注入により拡散層を作りコンタクトホ
ールと酸化膜の合せを無視できる方法であっても、コン
タクトホールと金属の合せ精度が同様に発生してしまう
。この金属として一般的にＡＱが用いられるが、この場
合ＡＱの粒子が大きいことも加味し、コンタクト部のＡ
Ｌは酸化膜同様大きくなってしまう。又前記論文の図３
に示される直並列型は前記並列型より面積が小さくなる
ことで大容量化の方法として用いられているが、図３に
示されるように直列となるメモリセル群を選択回路（図
中では選択線）を介してビット１線に並列接続される。
従って各直列群に必ず選択回路が必要であり、又、図３
のように第１ゲート電極、第２ゲート電極の二層ゲート
としてもデータとしてイオン注入する（図中の斜線部）
マスクとゲート電極部の合せ余裕が必要であり、デザイ
ンルールの最小値で配置することができない、コンタク
ト部は直列群４つを１つのコンタクトで接続することで
、メモリセル部の酸化膜、すなわちチャネル帳は最小幅
で作ることが可能であるが、前述のように２木の選択線
により２つの直列群の１つを選択するため必ずいずれか
の選択線下にイオン注入を行ないデプレシ璽ン型のＭＯ
Ｓトランジスタとする必要がある。前記論文の図３は２
つの直列群を表わす図であるか、反対側にも同様に直列
群が選択回路を介して２つ接続され、従ってビット線に
はコンタクト部の拡散層の容量と２つのデプレション型
ＭＯＳトランジスタが接続される形となる。さらに片側
２つの直列群を接続するため、コンタクト部には２つの
直列群の分離部を合せデザインルールの最小寸法の３倍
以上の面積の拡散層ができ上り、前述のＭＯＳトランジ
スタ部を合せビット線の負荷は大きくなってしまう。直
並列型はＭＯＳトランジスタが直列になることで、ビッ
ト線から接地線までのインピーダンスが高いため一般的
に並列型より動作速度が遅くなってしまうが、前述のよ
うにビット線負荷が大きくなることで、さらに動作速度
の低下を招いてしまう。又並列型でも第３図のような構
成ではビット線に接続するメモリセルの１７２の数のコ
ンタクト下部が負荷容量として接続されるため、大容量
化によって動作速度の低下となってしまう。
のように第１ゲート電極、第２ゲート電極の二層ゲート
としてもデータとしてイオン注入する（図中の斜線部）
マスクとゲート電極部の合せ余裕が必要であり、デザイ
ンルールの最小値で配置することができない、コンタク
ト部は直列群４つを１つのコンタクトで接続することで
、メモリセル部の酸化膜、すなわちチャネル帳は最小幅
で作ることが可能であるが、前述のように２木の選択線
により２つの直列群の１つを選択するため必ずいずれか
の選択線下にイオン注入を行ないデプレシ璽ン型のＭＯ
Ｓトランジスタとする必要がある。前記論文の図３は２
つの直列群を表わす図であるか、反対側にも同様に直列
群が選択回路を介して２つ接続され、従ってビット線に
はコンタクト部の拡散層の容量と２つのデプレション型
ＭＯＳトランジスタが接続される形となる。さらに片側
２つの直列群を接続するため、コンタクト部には２つの
直列群の分離部を合せデザインルールの最小寸法の３倍
以上の面積の拡散層ができ上り、前述のＭＯＳトランジ
スタ部を合せビット線の負荷は大きくなってしまう。直
並列型はＭＯＳトランジスタが直列になることで、ビッ
ト線から接地線までのインピーダンスが高いため一般的
に並列型より動作速度が遅くなってしまうが、前述のよ
うにビット線負荷が大きくなることで、さらに動作速度
の低下を招いてしまう。又並列型でも第３図のような構
成ではビット線に接続するメモリセルの１７２の数のコ
ンタクト下部が負荷容量として接続されるため、大容量
化によって動作速度の低下となってしまう。
本発明はこのようなメモリセル面積、ビット線の負荷容
量の改善を行ない、より集積度の高上した低コストの、
又、動作速度の早い半導体集積回路を得ることを目的と
する。
量の改善を行ない、より集積度の高上した低コストの、
又、動作速度の早い半導体集積回路を得ることを目的と
する。
本発明の半導体記憶装置は、
ＭＯＳトランジスタから成るメモリセルをマトリクス状
に配置したワード線及びビット線によって選択する半導
体記憶装置において、前記ワード線ガＭＯ５トランジス
タのゲート材から成り、前記ビット線がメモリセルであ
るＭＯＳトランジスタのドレイン又はソース端子と接続
する第１のビット線と、複数のワード線方向及びビット
線方向の第１のビット線を選択回路を介して第２のビッ
ト線に接続し、前記第２のビット線を選択回路を介して
データ読み出し回路に接続することを特徴とする。
に配置したワード線及びビット線によって選択する半導
体記憶装置において、前記ワード線ガＭＯ５トランジス
タのゲート材から成り、前記ビット線がメモリセルであ
るＭＯＳトランジスタのドレイン又はソース端子と接続
する第１のビット線と、複数のワード線方向及びビット
線方向の第１のビット線を選択回路を介して第２のビッ
ト線に接続し、前記第２のビット線を選択回路を介して
データ読み出し回路に接続することを特徴とする。
ｆ５１図は本発明の実施例である第１のビット線が多結
晶シリコン材の構成であり、１は第３図と同様のゲート
材からなるワード線、２は多結晶シリコン材から成る第
１のビット線、３はメモリセルである０Ｍ０Ｓトランジ
スタのソースに接続するための多結晶シリコン材から成
る第１の電源線、４は第２のビット線である金属、５は
同様にソースに接続する金属から成る第２の電源線、６
は多結晶シリコン材と金属を接続するためのコンタクト
ホール、７は多結晶シリコン材と拡散層を埋め込みコン
タクトで接続するためのホール、８は第１のビット線を
選択する選択回路を作る酸化膜の段差、９は第１のビッ
ト線の選択線であるゲート材、１０はメモリセルである
ＭＯＳトランジスタ形成用の酸化膜の段差である。第１
図はメモリセルアレイの一部を表わす平面図であるが、
第４図にその断面を表わす図を示す、第４図において、
２１は保護膜、２２は第１図の４．５に相当する金属、
２３は金属２２と第１図の２．３に相当する多結晶シリ
コン材２４の居間絶縁膜、２５は多結晶シリコン材２４
とゲート材２６の層間絶縁膜、２７はＭＯＳトランジス
タを形成するゲート酸化膜、２８は多結晶シリコン材２
４と拡散Ｍ３０を埋め込みコンタクトで接続するホール
の段差、２９は拡散層、３１はシリコン基板である、こ
こで埋め込みコンタクトの作成方法の一例について簡単
に説明すると、ＭＯＳトランジスタ形成用の酸化膜形成
後、ゲート酸化膜をつけ、次にゲート材を全面につけ、
さらにゲート材上に酸化膜をつける。次にゲート材のフ
ォトエツチングを行い、その後ソース、ドレインを熱拡
散又はイオン注入により行なう、そして全面に酸化膜を
つけると、ゲート材の上は前述の酸化膜が残っているた
めの拡散層の上より厚くなっている。この状態で、微細
ＭＯＳトランジスタ技術で用いられるＬＤＤ構造を作る
際ゲート材の側壁に酸化膜を残す技術と同様に埋め込み
用ホールにてフォトエツチングを行い、その上に多結晶
シリコン材をつけフォトエツチングにてパターン形成す
る。その後は通常ＭＯＳトランジスタ構造と同様層間絶
縁膜、コンタクトホール、金属へと続く、このような埋
め込みコンタクトは、前述のようにゲート材上に厚く酸
化膜をつけ、しかもゲート材側壁に酸化膜残してホール
をあけるためのゲート材及び拡散層に対して自己整合で
穴あけされることになる。従ってゲート材及び拡散層と
の合せ余裕を全く必要とせず、デザインルールの最小値
でゲート材、拡散層、多結晶シリコン材のパターン形成
することができる。しかし多結晶シリコン材は金属に比
べ抵抗が高いため形状比が大きくなってしまうとその抵
抗値が無視できなくなる。そこで第１図８．９で表わさ
れる第１の行の選択回路を介して金属である第２の行線
に接続する、この選択回路は前述のように多結晶シリコ
ン材の抵抗値とメモリセルであるＭＯＳトランジスタの
インピーダンスを考慮して配置すれば良く、直並列型に
比べ面積的に充分無視できる程度で可能である。さらに
第１図に示すように選択回路は左側の２つのＭＯＳトラ
ンジスタ形成用の酸化膜８によって２本の第１ビツトを
選択してｆｆ１２のビット線に接続される。従って金属
と第１のビット線選択回路の接続時のコンタクトホール
部の大きさ、又金属の配線幅がメモリセルの大きさに影
響することはない。さらに第２のビット線の負荷容量は
、第２のビット線である金属と拡散層１．基板及びゲー
ト材との寄生容量と、第１のビット線で分割され選択さ
れた１つの第１のビット線につくメモ、リセルの拡散層
の寄生容量及びその配線部の拡散層及びゲート材との寄
生容量と、第１のビット線選択回路の拡散層と基板間の
寄生容量となる。ここで第１のビット線である金属の負
荷容量は層間絶縁膜２３が厚いことから小さく、又従来
のものと同じかそれ以下であり、従ってメモリセルの拡
散層と基板間の負荷か分割によって小さくなることで分
割に近い形で第２のビット線の負荷が小さくなる０選択
回路の拡散層と基板間の容量が加わるか、従来のものに
比して大幅な負荷容量の低下を実現できる。さらに第１
及び第２のゲート材を用いた直並列型に比ベメモリセル
サイズでは、前述のようにデータ書き込みのイオン注入
との合せ精度、選択回路及びコンタクトド部から同等の
メモリセルサイズとなる、又本発明は自己整合型でメモ
リセル部が作られており、微細化に対しては、前述の２
層ゲート材より有用であり、メモリセルサイズも小さく
することが可能である。第１図及び第４図にて大発明を
説明してきたが、もう少し全体が見えるよ回路図の構成
で第５図にその実施例を示す、第５図において、３２は
ビット線からのデータを検出するセンスアンプの一例、
３６．３７．３８はＰチャネルＭＯ５トランジスタ、３
９．４０．４１はＮチャネルＭＯＳトランジスタ、４３
は第２のビット線５６を選択するＮチャネルＭＯＳトラ
ンジスタ、４３はＹデコーダ出力信号、４８〜５０は第
１のビット線選択用のチャネルＭＯ５トランジスタ、４
４〜４７は同様に選択信号、５４．５５はメモリセルで
あるＮチャネルＭＯＳトランジスタ、５２．５３はワー
ド線である０例えばアドレス信号によってＹデコーダ出
力信号４３が高レベルになると第２のビット線５６が選
択され、同様にワード線５２が高レベル、選択線４４が
高レベルになるとメモリセル５４が選択される。この時
、例えばメモリセル５４がＭＯ３ｈランジスタとして働
いているようにデータとして作り込まれている場合、Ｐ
チャネルＭＯ６トランジスタ３８からＮチャネルＭＯＳ
トランジスタ４１を通して第２のビット線５６の負荷容
量に電流が流れデータ検出付近まで電位が上昇する。こ
こで、３４は読み出し動作を制御する信号であり、読み
出し時は低レベルとなっている、モしてＰチャネルＭＯ
Ｓトランジスタ３７とＮチャネルＭＯＳトランジスタ４
０でデータ検出点の第２のビット線の電位が決定され、
５６が低い場合にはＮチャネルＭＯＳトランジスタ４１
のゲート電位が高くなり第２のビット線５６を充電する
。第２のビット線５６が検出電位付近に達するとＰチャ
ネルＭＯ５トランジスタ３８にはメモリセル５４に流れ
る電流が流れ、この電流を比較回路であるＰチャネルＭ
Ｏ３トランジスタ３６で基準電流を表わす入力信号３３
及びＮチャネルトＭＯＳトランジスタ３９により比較し
、前述のようにメモリセルがＭＯＳトランジスタとして
ず！１＆いている場合、センスアンプ出力３５は高レベ
ルとなる。又メモリセルがＭＯＳトランジスタとして動
作しないデータの書き込みではＰチャネルＭＯ５トラン
ジスタ３８．３６は電流が流れず、基準電流によりセン
スアンプ出力３５は低レベルになることによって２値の
データを記憶及び読み出すものである。第５図では説明
を簡単にするため、第２のビット線が１本、第１のビッ
ト線が４木の回路について説明したが、これらが増加し
た場合についても動作は理解できるであろう、簡単にデ
ータに対するセンサアンプ及び行線の動作を説明したが
、データの読み出しはメモリセルの状態によってビット
線の電位が検出電位付近で変化し、そしてメモリセルの
電流を検出するものであり、センスアンプの動作速度は
ビット線の電位変化時間でほぼ決定されてしまう、従っ
て本発明のようにビット線の負荷が大幅に小さくしかも
並列型であることによるメモリセルのインピーダンスの
低さにより高速度なデータ読み出し動作が実現できるこ
とは明らかである。又、この読み出し動作に対してもメ
モリセルが小さくなることは効果があり、すなわちワー
ド線及びビット線の長さが短くなることにより抵抗、負
荷容量の低下によってワード線は選択動作の速度向上、
ビット線は読み出し動作の速度向上と、より高速度な半
導体記憶装置を実現できる。これまでビット線について
説明したが、第１図の実施例のように第２のビット線を
第１のビット線に対して絶縁膜を介して金属であるＡＱ
等で形成し、メモリセルであるＮチャネルＭＯＳトラン
ジスタのソースも第１のビット線と同様に多結晶シリコ
ン材で埋め込みコンタクトをとることにより、又ワード
線であるゲート材は通常多結晶シリコン材で形成される
ことから、メモリセルに直接接続する部分は全て多結晶
シリコン材で形成することが可能であり、さらに前述の
製造工程例のように自己整合的にメモリメルのソース、
ドレインに埋め込みコンタクトによって接続することに
より合せ余裕を考えることなく、多結晶シリコン材の最
小幅、最小間隔にてワード線及び第１のビット線、ソー
スに接続する電源供給線を配置することが可能である。
晶シリコン材の構成であり、１は第３図と同様のゲート
材からなるワード線、２は多結晶シリコン材から成る第
１のビット線、３はメモリセルである０Ｍ０Ｓトランジ
スタのソースに接続するための多結晶シリコン材から成
る第１の電源線、４は第２のビット線である金属、５は
同様にソースに接続する金属から成る第２の電源線、６
は多結晶シリコン材と金属を接続するためのコンタクト
ホール、７は多結晶シリコン材と拡散層を埋め込みコン
タクトで接続するためのホール、８は第１のビット線を
選択する選択回路を作る酸化膜の段差、９は第１のビッ
ト線の選択線であるゲート材、１０はメモリセルである
ＭＯＳトランジスタ形成用の酸化膜の段差である。第１
図はメモリセルアレイの一部を表わす平面図であるが、
第４図にその断面を表わす図を示す、第４図において、
２１は保護膜、２２は第１図の４．５に相当する金属、
２３は金属２２と第１図の２．３に相当する多結晶シリ
コン材２４の居間絶縁膜、２５は多結晶シリコン材２４
とゲート材２６の層間絶縁膜、２７はＭＯＳトランジス
タを形成するゲート酸化膜、２８は多結晶シリコン材２
４と拡散Ｍ３０を埋め込みコンタクトで接続するホール
の段差、２９は拡散層、３１はシリコン基板である、こ
こで埋め込みコンタクトの作成方法の一例について簡単
に説明すると、ＭＯＳトランジスタ形成用の酸化膜形成
後、ゲート酸化膜をつけ、次にゲート材を全面につけ、
さらにゲート材上に酸化膜をつける。次にゲート材のフ
ォトエツチングを行い、その後ソース、ドレインを熱拡
散又はイオン注入により行なう、そして全面に酸化膜を
つけると、ゲート材の上は前述の酸化膜が残っているた
めの拡散層の上より厚くなっている。この状態で、微細
ＭＯＳトランジスタ技術で用いられるＬＤＤ構造を作る
際ゲート材の側壁に酸化膜を残す技術と同様に埋め込み
用ホールにてフォトエツチングを行い、その上に多結晶
シリコン材をつけフォトエツチングにてパターン形成す
る。その後は通常ＭＯＳトランジスタ構造と同様層間絶
縁膜、コンタクトホール、金属へと続く、このような埋
め込みコンタクトは、前述のようにゲート材上に厚く酸
化膜をつけ、しかもゲート材側壁に酸化膜残してホール
をあけるためのゲート材及び拡散層に対して自己整合で
穴あけされることになる。従ってゲート材及び拡散層と
の合せ余裕を全く必要とせず、デザインルールの最小値
でゲート材、拡散層、多結晶シリコン材のパターン形成
することができる。しかし多結晶シリコン材は金属に比
べ抵抗が高いため形状比が大きくなってしまうとその抵
抗値が無視できなくなる。そこで第１図８．９で表わさ
れる第１の行の選択回路を介して金属である第２の行線
に接続する、この選択回路は前述のように多結晶シリコ
ン材の抵抗値とメモリセルであるＭＯＳトランジスタの
インピーダンスを考慮して配置すれば良く、直並列型に
比べ面積的に充分無視できる程度で可能である。さらに
第１図に示すように選択回路は左側の２つのＭＯＳトラ
ンジスタ形成用の酸化膜８によって２本の第１ビツトを
選択してｆｆ１２のビット線に接続される。従って金属
と第１のビット線選択回路の接続時のコンタクトホール
部の大きさ、又金属の配線幅がメモリセルの大きさに影
響することはない。さらに第２のビット線の負荷容量は
、第２のビット線である金属と拡散層１．基板及びゲー
ト材との寄生容量と、第１のビット線で分割され選択さ
れた１つの第１のビット線につくメモ、リセルの拡散層
の寄生容量及びその配線部の拡散層及びゲート材との寄
生容量と、第１のビット線選択回路の拡散層と基板間の
寄生容量となる。ここで第１のビット線である金属の負
荷容量は層間絶縁膜２３が厚いことから小さく、又従来
のものと同じかそれ以下であり、従ってメモリセルの拡
散層と基板間の負荷か分割によって小さくなることで分
割に近い形で第２のビット線の負荷が小さくなる０選択
回路の拡散層と基板間の容量が加わるか、従来のものに
比して大幅な負荷容量の低下を実現できる。さらに第１
及び第２のゲート材を用いた直並列型に比ベメモリセル
サイズでは、前述のようにデータ書き込みのイオン注入
との合せ精度、選択回路及びコンタクトド部から同等の
メモリセルサイズとなる、又本発明は自己整合型でメモ
リセル部が作られており、微細化に対しては、前述の２
層ゲート材より有用であり、メモリセルサイズも小さく
することが可能である。第１図及び第４図にて大発明を
説明してきたが、もう少し全体が見えるよ回路図の構成
で第５図にその実施例を示す、第５図において、３２は
ビット線からのデータを検出するセンスアンプの一例、
３６．３７．３８はＰチャネルＭＯ５トランジスタ、３
９．４０．４１はＮチャネルＭＯＳトランジスタ、４３
は第２のビット線５６を選択するＮチャネルＭＯＳトラ
ンジスタ、４３はＹデコーダ出力信号、４８〜５０は第
１のビット線選択用のチャネルＭＯ５トランジスタ、４
４〜４７は同様に選択信号、５４．５５はメモリセルで
あるＮチャネルＭＯＳトランジスタ、５２．５３はワー
ド線である０例えばアドレス信号によってＹデコーダ出
力信号４３が高レベルになると第２のビット線５６が選
択され、同様にワード線５２が高レベル、選択線４４が
高レベルになるとメモリセル５４が選択される。この時
、例えばメモリセル５４がＭＯ３ｈランジスタとして働
いているようにデータとして作り込まれている場合、Ｐ
チャネルＭＯ６トランジスタ３８からＮチャネルＭＯＳ
トランジスタ４１を通して第２のビット線５６の負荷容
量に電流が流れデータ検出付近まで電位が上昇する。こ
こで、３４は読み出し動作を制御する信号であり、読み
出し時は低レベルとなっている、モしてＰチャネルＭＯ
Ｓトランジスタ３７とＮチャネルＭＯＳトランジスタ４
０でデータ検出点の第２のビット線の電位が決定され、
５６が低い場合にはＮチャネルＭＯＳトランジスタ４１
のゲート電位が高くなり第２のビット線５６を充電する
。第２のビット線５６が検出電位付近に達するとＰチャ
ネルＭＯ５トランジスタ３８にはメモリセル５４に流れ
る電流が流れ、この電流を比較回路であるＰチャネルＭ
Ｏ３トランジスタ３６で基準電流を表わす入力信号３３
及びＮチャネルトＭＯＳトランジスタ３９により比較し
、前述のようにメモリセルがＭＯＳトランジスタとして
ず！１＆いている場合、センスアンプ出力３５は高レベ
ルとなる。又メモリセルがＭＯＳトランジスタとして動
作しないデータの書き込みではＰチャネルＭＯ５トラン
ジスタ３８．３６は電流が流れず、基準電流によりセン
スアンプ出力３５は低レベルになることによって２値の
データを記憶及び読み出すものである。第５図では説明
を簡単にするため、第２のビット線が１本、第１のビッ
ト線が４木の回路について説明したが、これらが増加し
た場合についても動作は理解できるであろう、簡単にデ
ータに対するセンサアンプ及び行線の動作を説明したが
、データの読み出しはメモリセルの状態によってビット
線の電位が検出電位付近で変化し、そしてメモリセルの
電流を検出するものであり、センスアンプの動作速度は
ビット線の電位変化時間でほぼ決定されてしまう、従っ
て本発明のようにビット線の負荷が大幅に小さくしかも
並列型であることによるメモリセルのインピーダンスの
低さにより高速度なデータ読み出し動作が実現できるこ
とは明らかである。又、この読み出し動作に対してもメ
モリセルが小さくなることは効果があり、すなわちワー
ド線及びビット線の長さが短くなることにより抵抗、負
荷容量の低下によってワード線は選択動作の速度向上、
ビット線は読み出し動作の速度向上と、より高速度な半
導体記憶装置を実現できる。これまでビット線について
説明したが、第１図の実施例のように第２のビット線を
第１のビット線に対して絶縁膜を介して金属であるＡＱ
等で形成し、メモリセルであるＮチャネルＭＯＳトラン
ジスタのソースも第１のビット線と同様に多結晶シリコ
ン材で埋め込みコンタクトをとることにより、又ワード
線であるゲート材は通常多結晶シリコン材で形成される
ことから、メモリセルに直接接続する部分は全て多結晶
シリコン材で形成することが可能であり、さらに前述の
製造工程例のように自己整合的にメモリメルのソース、
ドレインに埋め込みコンタクトによって接続することに
より合せ余裕を考えることなく、多結晶シリコン材の最
小幅、最小間隔にてワード線及び第１のビット線、ソー
スに接続する電源供給線を配置することが可能である。
ここで通常デザイン寸法の最小値で多結晶シリコン材は
形成され、従ってメモリアレイはこの多結晶シリコン材
の最小寸法、すなわちデザイン寸法の最小寸法で作られ
ることになり、平面的には最小のメモリセルサイズが得
られることになる。
形成され、従ってメモリアレイはこの多結晶シリコン材
の最小寸法、すなわちデザイン寸法の最小寸法で作られ
ることになり、平面的には最小のメモリセルサイズが得
られることになる。
本発明によれば第２のビット線は第１のど、ト線と絶縁
膜介して形成することも可能であり、例えば通常配線材
として用いられるＡＱがその粒子が大きいこと又製造上
の問題等からデザイン寸法より一般に大きい寸法で作ら
れるが、ワード線方向の第１のビット線を複数本、第１
図及び第５図では２木の第１のビット線を選択回路を介
して第２のビット線に接続するため、メモリセルサイズ
に影響を与えることなく作ることができる。
膜介して形成することも可能であり、例えば通常配線材
として用いられるＡＱがその粒子が大きいこと又製造上
の問題等からデザイン寸法より一般に大きい寸法で作ら
れるが、ワード線方向の第１のビット線を複数本、第１
図及び第５図では２木の第１のビット線を選択回路を介
して第２のビット線に接続するため、メモリセルサイズ
に影響を与えることなく作ることができる。
ソースに接続する電源供給は第１図のようにソースが拡
散層にて横方向に接続されるため第１のビット線が複数
本、例えば１６本に１本捏度で良いため、前述の第１の
ビット線選択回路と同様にメモリセルの面積に対して非
常に小さい面積増で良く、その結果メモリセルアレイの
面積は、デザイン寸法の最小寸法にワード線数、第１の
ビット線数をかけた寸法とほとんど同じ面積の平面的に
は最小の面積で実現できる。これまで、多結晶シリコン
材と表現してきたが、多結晶シリコンでも良く、又高融
点金属を多結晶シリコン上に形成するポリサイド構造で
も良く、又ゲート材をポリサイ構造、第１のビット線を
ポリシリコン、又その逆でも良い、又第１のビット線を
金属で作るこのち可能である。この場合であってもメモ
リセルであるＭＯＳトランジスタのソース、ドレインへ
の接続は前述のようにソース、ドレインへが熱拡散もし
くはイオン注入により形成された後に行なわれるため、
同様に自己整合的に接続することが可能であり、第１の
ビット線をこの金属の最小寸法で作ることができる。又
第１図及びＭＳ５図に示す本発明の実施例は、ワード線
方向の第１のビット線を２本選択回路を介して第２のピ
ッ（・線に接続する例であるが、４木のｔ５１のビット
線もしくはそれ以上でも良い。又ビット線方向のｆＲｌ
のビット線選択回路を２組同一・場所に配亘し、ｔ５２
のビット線の負荷を減らすことも可能である。又第１の
ビット線の中間に選択回路を配して第１のビット線のイ
ンピーダンスを下げることも可能である。
散層にて横方向に接続されるため第１のビット線が複数
本、例えば１６本に１本捏度で良いため、前述の第１の
ビット線選択回路と同様にメモリセルの面積に対して非
常に小さい面積増で良く、その結果メモリセルアレイの
面積は、デザイン寸法の最小寸法にワード線数、第１の
ビット線数をかけた寸法とほとんど同じ面積の平面的に
は最小の面積で実現できる。これまで、多結晶シリコン
材と表現してきたが、多結晶シリコンでも良く、又高融
点金属を多結晶シリコン上に形成するポリサイド構造で
も良く、又ゲート材をポリサイ構造、第１のビット線を
ポリシリコン、又その逆でも良い、又第１のビット線を
金属で作るこのち可能である。この場合であってもメモ
リセルであるＭＯＳトランジスタのソース、ドレインへ
の接続は前述のようにソース、ドレインへが熱拡散もし
くはイオン注入により形成された後に行なわれるため、
同様に自己整合的に接続することが可能であり、第１の
ビット線をこの金属の最小寸法で作ることができる。又
第１図及びＭＳ５図に示す本発明の実施例は、ワード線
方向の第１のビット線を２本選択回路を介して第２のピ
ッ（・線に接続する例であるが、４木のｔ５１のビット
線もしくはそれ以上でも良い。又ビット線方向のｆＲｌ
のビット線選択回路を２組同一・場所に配亘し、ｔ５２
のビット線の負荷を減らすことも可能である。又第１の
ビット線の中間に選択回路を配して第１のビット線のイ
ンピーダンスを下げることも可能である。
又ソースへの電源供給線のインピーダンスを下げるため
第１のビット線に対して短い長さで金属に接続する九本
も可能である。
第１のビット線に対して短い長さで金属に接続する九本
も可能である。
以上本発明によれば、ビット線と多結晶シリコン材等か
ら成る第１のビット線と金属から成る第２のビット線の
２つから構成し、第１のビット線に埋め込みコンタクト
もしくは自己を整合的にコンタクトの穴あけを行なうこ
とでメモリセルと接続することにより、メモリセルのサ
イズをデザインルールの最小寸法とすることが可能であ
り、チップサイズの縮小によって安価な半導体記憶装置
を得ることができる。又第１のビット線を選択回路を介
して第２のビット線に接続することで、ビット線の負荷
容量を面積をほとんど増加することなく大幅に減少する
ことができ、さらには前述のチップサイズの縮小と合せ
て選択系及び読み出し時間の短縮が行なえ高速な半導体
記憶装置を得ることができる。さらには、メモリセルア
レイが自己整合により作られるため、製造上も何ら考慮
することなく高歩留な、しかも微細化に適した集積回路
として大容量な半導体記憶装置の実現を可能にすること
ができる。
ら成る第１のビット線と金属から成る第２のビット線の
２つから構成し、第１のビット線に埋め込みコンタクト
もしくは自己を整合的にコンタクトの穴あけを行なうこ
とでメモリセルと接続することにより、メモリセルのサ
イズをデザインルールの最小寸法とすることが可能であ
り、チップサイズの縮小によって安価な半導体記憶装置
を得ることができる。又第１のビット線を選択回路を介
して第２のビット線に接続することで、ビット線の負荷
容量を面積をほとんど増加することなく大幅に減少する
ことができ、さらには前述のチップサイズの縮小と合せ
て選択系及び読み出し時間の短縮が行なえ高速な半導体
記憶装置を得ることができる。さらには、メモリセルア
レイが自己整合により作られるため、製造上も何ら考慮
することなく高歩留な、しかも微細化に適した集積回路
として大容量な半導体記憶装置の実現を可能にすること
ができる。
第１図は本発明を表わすメモリセルアレイの平面図の一
部、第２図は半導体記憶装置の構成を示すブロック図、
第３図は従来のメモリセルの平面図、第４図は本発明の
メモリセルの断面図、第５図は本発明のメモリセルから
データ検出回路に至る実施回路図である。 １．２６．５２．５３・・・ゲート材であるワード線。 ２．３．２４・・・多結晶シリコン、 ４．５．２２・・・配線用金属、 ６・・・コンタクトホール、 ７．２８・・・埋め込みコンタクト用ホール、８、ｌＯ
・・・ＭＯＳトランジスタを形成する配化膜の段差、 ９．４４．４５．４６．４７・・・ｔｊ／Ｓ１のビット
線選択線、 １１．１２・・・アドレス入力端子、 １３・・・出力端子、 １４．１６・・・入力バッ７ア １５．１７・・・デコーダ、 １８・・・メモリセルアレイ、 １９・・・ビット線選択回路、 ２０・・・データ出力回路 ２１・・・保護膜 ２３．２５・・・層間絶縁膜、 ２７・・・ゲート酸化膜、 ２９．３０・・・拡散層、 ３１・・・シリコン基板、 ３２・・・センスアンプ、 ３９．４０．４２・・・ＮチャネルＭＯ５トランジスタ
、 ３６〜３８・・・ＰチャネルＭＯ８トランジスタ、４８
〜５１・・・第１のビット線選択用ＮチャネルＭＯ５ト
ランジスタ。 ５４．５５・・・メモリセルであるＮチャネルＭＯＳト
ランジスタ。 以上
部、第２図は半導体記憶装置の構成を示すブロック図、
第３図は従来のメモリセルの平面図、第４図は本発明の
メモリセルの断面図、第５図は本発明のメモリセルから
データ検出回路に至る実施回路図である。 １．２６．５２．５３・・・ゲート材であるワード線。 ２．３．２４・・・多結晶シリコン、 ４．５．２２・・・配線用金属、 ６・・・コンタクトホール、 ７．２８・・・埋め込みコンタクト用ホール、８、ｌＯ
・・・ＭＯＳトランジスタを形成する配化膜の段差、 ９．４４．４５．４６．４７・・・ｔｊ／Ｓ１のビット
線選択線、 １１．１２・・・アドレス入力端子、 １３・・・出力端子、 １４．１６・・・入力バッ７ア １５．１７・・・デコーダ、 １８・・・メモリセルアレイ、 １９・・・ビット線選択回路、 ２０・・・データ出力回路 ２１・・・保護膜 ２３．２５・・・層間絶縁膜、 ２７・・・ゲート酸化膜、 ２９．３０・・・拡散層、 ３１・・・シリコン基板、 ３２・・・センスアンプ、 ３９．４０．４２・・・ＮチャネルＭＯ５トランジスタ
、 ３６〜３８・・・ＰチャネルＭＯ８トランジスタ、４８
〜５１・・・第１のビット線選択用ＮチャネルＭＯ５ト
ランジスタ。 ５４．５５・・・メモリセルであるＮチャネルＭＯＳト
ランジスタ。 以上
Claims (4)
- （１）、ＭＯＳトランジスタから成るメモリセルをマト
リクス状に配置したワード線及びビット線によって選択
する半導体記憶装置において、前記ワード線がＭＯＳト
ランジスタのゲート材から成り、前記ビット線がメモリ
セルであるＭＯＳトランジスタであるＭＯＳトランジス
タのドレイン又はソース端子と接続する第１のビット線
と、複数のワード線方向及びビット線方向の第１のビッ
ト線を選択回路を介して第２のビット線に接続し、前記
第２のビット線を選択回路を介してデータ読み出し回路
に接続することを特徴とする半導体記憶装置。 - （２）、特許請求の範囲第１項記載の半導体記憶装置に
おいて、前記第１のビット線及び第２のビット線が絶縁
膜を介して２層で構成されることを特徴とする半導体記
憶装置。 - （３）、特許請求の範囲第２項記載の半導体記憶装置に
おいて、前記第１のビット線及び第２のビット線が金属
であることを特徴とする半導体記憶装置。 - （４）、特許請求の範囲第１項記載の半導体記憶装置に
おいて、前記第１のビット線が多結晶シリコン材から成
りメモリセルであるＭＯＳトランジスタのドレイン又は
ソース端子を埋め込みコンタクトで接続することを特徴
とする半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019870011863A KR930001733B1 (ko) | 1986-10-27 | 1987-10-26 | 반도체 기억장치 |
| US07/360,611 US4931996A (en) | 1986-10-27 | 1989-06-02 | Semiconductor memory device |
| US07/527,798 US5101380A (en) | 1986-10-27 | 1990-05-23 | Semiconductor memory device |
| US07/531,672 US5191402A (en) | 1986-10-27 | 1990-06-01 | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
| US08/067,318 US5345420A (en) | 1986-10-27 | 1993-05-25 | Semiconductor memory device |
| US08/487,352 US5612557A (en) | 1986-10-27 | 1995-06-07 | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16453886 | 1986-10-27 | ||
| JP61-164538 | 1986-10-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63226060A true JPS63226060A (ja) | 1988-09-20 |
| JP2563803B2 JP2563803B2 (ja) | 1996-12-18 |
Family
ID=15795061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62163497A Expired - Lifetime JP2563803B2 (ja) | 1986-10-27 | 1987-06-30 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2563803B2 (ja) |
| KR (1) | KR930001733B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03142877A (ja) * | 1989-10-27 | 1991-06-18 | Sony Corp | 読み出し専用メモリ装置 |
| JPH04208566A (ja) * | 1990-07-27 | 1992-07-30 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
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| JPS5523604A (en) * | 1978-06-23 | 1980-02-20 | Toshiba Corp | Logic circuit |
| JPS5552593A (en) * | 1978-10-11 | 1980-04-17 | Nec Corp | Memory unit |
| JPS56111189A (en) * | 1980-01-31 | 1981-09-02 | Sharp Corp | Semiconductor read only memory |
| JPS5771589A (en) * | 1980-10-20 | 1982-05-04 | Sanyo Electric Co Ltd | Memory exclusively used for read-out of semiconductor |
| JPS5818959A (ja) * | 1981-07-27 | 1983-02-03 | Seiko Epson Corp | メモリ・セル配列 |
| JPS58161362A (ja) * | 1982-03-18 | 1983-09-24 | Fujitsu Ltd | 半導体装置 |
| JPS58222562A (ja) * | 1982-06-19 | 1983-12-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS616855A (ja) * | 1984-06-20 | 1986-01-13 | Nec Corp | 相補型ｍｏｓ半導体装置 |
-
1987
- 1987-06-30 JP JP62163497A patent/JP2563803B2/ja not_active Expired - Lifetime
- 1987-10-26 KR KR1019870011863A patent/KR930001733B1/ko not_active IP Right Cessation
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH03142877A (ja) * | 1989-10-27 | 1991-06-18 | Sony Corp | 読み出し専用メモリ装置 |
| JP2565213B2 (ja) * | 1989-10-27 | 1996-12-18 | ソニー株式会社 | 読み出し専用メモリ装置 |
| JPH04208566A (ja) * | 1990-07-27 | 1992-07-30 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP2542110B2 (ja) * | 1990-07-27 | 1996-10-09 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
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