JPH0228970A - 高抵抗層を有する半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は高抵抗層を有する半導体装置に関し、特に高
抵抗負荷型のスタティック型半導体記憶装置に関するも
のである。

［従来の技術］ この発明は高抵抗負荷型のスタティック型ランダム・ア
クセス・メモリに適用されたとき、最も好ましい効果が
得られるので、以下、スタティック型ランダム・アクセ
ス・メモリについて説明する。

スタティック型ランダム・アクセス・メモリは既によく
知られている。第１０Ａ図はそのような従来のスタティ
ック型ランダム・アクセス・メモリ（以下、ＳＲＡＭと
称する。）の全体構成を示すブロック図である。第１０
Ｂ図は第１０Ａ図に示されたＳＲＡＭにおけるデータの
流れを示す図である。なお、第１０Ａ図は８キロワード
Ｘ８ビツト構成のＳＲＡＭの一例を示している。

第１０Ａ図を参照して、ＳＲＡＭは、記憶部分である複
数のメモリセル４０を含むメモリセルアレイ４１と、そ
のアドレスを選択するアドレスバッフ１に接続されたＸ
デコーダ４２．Ｙデコーダ４３と、出力バッファに接続
されたセンスアンプを含む入出力インターフェイス部と
を備える。記憶部分である複数のメモリセル４０は、マ
トリクスとして構成されている、Ｘデコーダ４２に接続
されたワード線と、Ｙデコーダ４３に接続されたビット
線との各交点に接続され、それによってメモリセルアレ
イ４１を構成している。外部から与えられる行アドレス
信号と列アドレス信号を受けて、Ｘデコーダ４２とＹデ
コーダ４３により選択された各１本のワード線とビット
線の交点にあるメモリセル４０が選択される。

具体的には、入力アドレス信号に対して正転（Ｘ）と反
転（Ｘ）の信号がアドレスバッファで発生する。Ｘデコ
ーダ４２はｘ、Ｘ信号を受けて、２５６行中の１行を選
択し、その行のワード線をＨｉｇｈに充電し、他のすべ
てのワード線をしＯＷに放電する。選択された行のメモ
リセル４０はこれにより活性化し、そのデータを各ビッ
ト線、ビット線に出力する。各チャネルの３２対のビッ
ト線、ビット線のうち１対だけがマルチプレクサを介し
て１対のＩ１０線、ｌ１０１ｉｌに接続される。

ここでの選択を行なうのがＹデコーダ４３である。

これで所望の８ビツトのメモリセルのみがＩ１０線に接
続される。

データを書込むときには、入力データが上記のように選
択されたメモリセル４０に入力される。

一方、データを読出す際には、選択されたメモリセル４
０内に記憶されているデータが検出され、センスアンプ
によって増幅されることによって、出力データとして外
部に出力される。

このデータの読出しおよび書込みの具体的な動作につい
ては第１０Ｂ図を参照して説明する。第１０Ａ図に示す
ように、Ｉ１０線にはセンスアンプと占込みドライバが
接続されており、読出し時には一つ方向にデータが伝達
していき、書込み時には−・助力向に伝達される。デー
タの流れを制御する弁の役割としてＷＥ（Ｗｒｉｔｅ　
　ＥｎａｂＩｅ＞信号とＯＥ　（Ｏｕｔｐｕｔ　　Ｅｎ
ａｂｌｅ）信号があり、それぞれ、閤込みドライバ出力
をＨ１ｑｈインピーダンスに、出力バッファ出力をＨ１
ｑｈインピーダンスに制御する。

第１１図は第１０Ａ図に示されたＳＲＡＭの１つのメモ
リセル４０の等価回路図である。この図によれば、１つ
のメモリセル４０内においては、そのゲート電極とドレ
イン電極がクロスカップルされた２つのドライバトラン
ジスタＴＩ、Ｔ２（ＮチャネルＭＯ８ＦＥＴ）と、各ト
レイン電極に接続された２つの高抵抗負荷６により、フ
リップ・フロップ型のメモリセルが構成されている。

この２つのドライバトランジスタＴｌ、Ｔ２の各ドレイ
ン電極にはそれぞれ、２つのアクセストランジスタＴ３
．７４　（ＮチャネルＭＯ８ＦＥＴ）が接続されている
。このアクセストランジスタＴ３、Ｔ４のゲート電極は
ワード線３３に接続されている。このワード線３３が選
択状態となったとき、ドライバトランジスタＴ１．Ｔ２
に保持された情報がアクセストランジスタＴ３．Ｔ４を
介してビット線３１．ビット線３２に転送される。

次に、動作について説明する。メモリセル４０に保持さ
れた情報が読出されるときは、ワード線３３に所定の電
圧が印加される。その結果、ビット１３１．ビット８３
２にそれぞれのドライバトランジスタＴ１．Ｔ２の状態
に対応した電圧がアクセストランジスタＴ３．Ｔ４を介
して現われる。

メモリセルに書込みを行なうときは、ワード１３３に所
定の電圧が印加される。その状態でビット轢３１．ビッ
ト４１３２の各々に所望の書込まれるべき状態に対応し
た電圧が印加される。

具体的には、第１１図において、アクセストランジスタ
Ｔ３．Ｔ４がワード線３３によってオン状態にされる。

そうすると、ビット線３１．ビット１３２が有するデー
タ信号が、ドライバトランジスタＴｌ、Ｔ２によって構
成されるフリップ・フロップ回路によってラッチされる
。このとき、ラッチを維持するために高抵抗負荷６を介
して電源ｙｃｃから電流を供給する必要がある。この電
流は待機時における消費電力を抑えるために微小である
ことが望まれる。しかし、データを維持するためには、
この電流はトランジスタのオフ時のリーク電流よりも大
きいことが必要である。

次に、第１１図に示された１つのメモリセルを製造する
方法について説明する。第１２Ａ図〜第１２Ｅ図は従来
のメモリセルのパターンレイアウトをその製造工程順に
示した図である。

第１２Ａ図を参照して、Ｐ型シリコン基板１の主表面上
に、活性領域３ｏとなるべき領域を分離するために所定
のパターンに従った分離酸化膜２が選択的に形成される
。

次に、第１２Ｂ図を参照して、活性領域３０となるべき
領域の上に所定の位置をもってゲート電極２１．２２お
よびワード線３３が形成される。

その後、活性領域３０にゲート電極２１．２２およびワ
ード線３３をマスクとしてＮ型の不純物イオンが注入さ
れることによってＮ＋拡散領域３が形成される。

その後、第１２Ｃ図に示すように、低抵抗多結晶シリコ
ン層５が形成される。この低抵抗多結晶シリコン層５は
、ゲート電極２１とＮ＋拡散領域３とのコンタクト９ａ
、Ｎ＋拡散領域３とのコンタクト９ｂ、およびゲート電
極２２とＮ＋拡散領域３とのコンタクト９Ｃを有してい
る。また、低抵抗多結晶シリコン層５はゲート電極２１
．２２のそれぞれ上方において高抵抗多結晶シリコン層
６１．６２を有している。

さらに、第１２０図に示すように、低抵抗多結晶シリコ
ン層５の上にはコンタクト９ｄが形成されることによっ
てＶｃｃ線としてのアルミニウム配線８が形成される。

そして最後に、第１２Ｅ図に示すように、アクセストラ
ンジスタＴ３．Ｔ４を４１１Ｉ成するＮ＋拡散領域のそ
れぞれにコンタクト９ｆ、９ｅが設けられることによっ
て、ピット線３１．ビット線３２がコンタクト９ｆ、９
ｅで接続するようにアルミニウム配線で形成される。こ
のようにして、１つのメモリセルが形成される。

第１３図は第１２Ｄ図におけるｘｍ−ｘｍ線に沿った断
面を示す。第１３図を参照して、ドライバトランジスタ
Ｔ１．Ｔ２で構成されるフリップ・フロップ回路による
データのラッチを維持するために設けられる高抵抗負荷
６の形成方法について説明する。

既に第１２Ｃ図において説明したように、高抵抗領域は
高抵抗多結晶シリコン層６１．６２によって形成される
。通常、１つの高抵抗領域の抵抗値は数ＴΩ程度である
。まず、Ｐ型シリコン基板１の上に分離酸化膜２が形成
される。次に、アクセストランジスタＴ３．Ｔ４および
ドライバトランジスタＴ１．Ｔ２のゲート電極、第１３
図に示される場合ではワード線３３がゲート酸化膜４を
介して形成される。その後、リンイオンまたは砒素イオ
ン等のＮ型不純物イオンがＰ型シリコン基板１の上に注
入されることによって、Ｎ＋拡散領域３が形成される。

次に、アンド−ブト・多結晶シリコンが堆積され、Ｎ”
拡散領域３と直接コンタクト法によって電気的接続が行
なわれる。さらに、この堆積された多結晶シリコンには
、たとえば、注入量の異なる２回のリンイオン注入によ
って、低抵抗多結晶シリコン層５と高抵抗多結晶シリコ
ン層６１とが形成される。すなわち、高抵抗多結晶シリ
コン層６１に含まれるリンイオンの注入量は低抵抗多結
晶シリコン層５に含まれる注入量に比べて少なくなって
いる。このとき、低抵抗多結晶シリコン層５に多量に注
入されたリンイオンは、その後の熱処理により、Ｐ型シ
リコン基板１内に拡散し、より高濃度のＮ＋拡散領域３
が形成されることとなる。

そして最後に、層間絶縁膜７が形成された後、アルミニ
ウム配線８がコンタクト９ｄを介して低抵抗多結晶シリ
コン層５の上に形成される。但し、低抵抗多結晶シリコ
ン層５をＶｃｃ線として用いる場合にはアルミニウム配
線８は不要である。このようにして、高抵抗領域が形成
される。

第１３図において、ＶＣＣＩＩとしてのアルミニウム配
線８から供給された電流は低抵抗多結晶シリコン層５お
よび高抵抗多結晶シリコン層６１を経て直接コンタクト
によってＮ＋拡散領域３に流れる。この電流は、オン状
態のドライバトランジスタＴ１．Ｔ２のチャネル領域を
介して接地へと流れて９）り。

［発明が解決しようとする課題］ 従来の高抵抗負荷型のＳＲＡＭは以上のようにして形成
された負荷抵抗体を有している。この抵抗体の抵抗値は
リンイオンの注入量に対して最大値を示し、通常、シー
ト抵抗値で数百ＭΩ／口程度である。そのため、十分な
高抵抗値を得るためには多結晶シリコン層の長さと幅の
比を大きくとらなければならなかった。このことはＳＲ
ＡＭの高集積化、すなわち、微細化を図る上で妨げとな
っていた。

また、この負荷抵抗体は多結晶シリコン層で構成され、
不純物拡散領域との直接コンタクト領域につながってい
る。そのため、シリコン基板から多結晶シリコン抵抗体
への不純物の拡散、あるいは製造工程中における水素原
子の侵入によって高抵抗多結晶シリコン層が低抵抗化す
るおそれがある等の問題点があった。

そこで、高抵抗負荷型のＳＲＡＭの微細化を図るために
負荷抵抗体として絶縁体を用いたものが特開昭６２−１
９５１７０号公報に開示されている。第１４図はそのよ
うな薄膜絶縁体で形成した負荷抵抗体を有する半導体装
置を示す部分断面図である。

図において、Ｐ型シリコン基板１の主表面に対して垂直
方向に、不純物拡散領域としてのＮ＋拡散領域３とアル
ミニウム配線８とからなる電流経路が形成されている。

その電流経路中にＦｅｚ　Ｏｓ　、Ｎ　！　Ｏ，ｃｏｏ
、Ｔ！　Ｏｚ等の遷移金属酸化膜６５からなる絶縁体と
しての負荷抵抗が介在している。なお、遷移金属酸化膜
６５とＰ型シリコン基板１との間には、シリコン酸化膜
７１および層間絶縁膀７が形成されている。

このように、この先行技術においては高抵抗値を有する
負荷抵抗体として遷移金属酸化膜が用いられている。し
かしながら、この遷移金属酸化膜は半導体装置の製造工
程において半導体基板を汚染する汚染源となり得る。ま
た、負荷抵抗体として１層の酸化膜が形成されるので、
半導体基板との接合リーク電流が大きく、待ｔ１時の消
費電力が増加することになる。さらに、この負荷抵抗体
は１層の酸化膜のみによって構成されるので、抵抗値を
所望の値に制御することが困難である。

そこで、この発明は上記のような問題点を解消するため
になされたもので、半導体基板を汚染することがないと
ともに、所望の高抵抗値に制御することか容易である高
抵抗層を有する半導体装置を提供することを目的とする
。

また、好ましくは、この発明は微小な面積で十分な高抵
抗値を得ることができ、微細化を図ることが可能な高抵
抗層を有する半導体装置を提供することを目的とする。

さらに好ましくは、この発明は外部からの不純物等の拡
散、侵入によってその高抵抗値が低下することのない安
定した高抵抗層を有する半導体装置を提供することを目
的とする。

そして、好ましくは、この発明は高集積化が可能な高抵
抗負荷型のＳＲＡＭを提供することを目的とする。

［課題を解決するための手段１ この発明に従った高抵抗層を有する半導体装置は、半導
体基板と半導体領域と導電体層と高抵抗層とを備えてい
る。半導体基板は主表面を有し、第１導電型である。半
導体領域は半導体基板の主表面上に形成され、第２導電
型である。導電体層は半導体領域の上方に形成されてい
る。高抵抗層はこの導電体層と半導体領域との間に位置
し、少なくとも互いに積層された酸化膜と窒化膜とを含
んでいる。

この発明の半導体装置の好ましい実施例によれば、高抵
抗層は半導体基板側に形成された酸化膜と、導電体層側
に形成された窒化膜とからなる２層構造を有する。また
、好ましくは、この高抵抗層は半導体基板側に形成され
た窒化膜と、導電体層側に形成された酸化膜とからなる
２層構造を有する。ざらに好ましくは、この高抵抗層は
一層の窒化膜と、その窒化膜を挾む２層の酸化膜とから
なる３層構造を有するものである。酸化膜はシリコン酸
化膜を含むものであればよく、窒化膜はシリコン窒化膜
を含むものであればよい。導電体層は高抵抗層の上に形
成された多結晶シリコン層を含むものであればよい。

さらにこの発明に従った高抵抗層を有する半導体装置の
好ましい実施例によれば、当該半導体装置はスタティッ
ク型ランダム・アクセス・メモリを含む半導体装置であ
り、高抵抗層と、上記半導体領域によってその一部が構
成される電界効果素子とがフリップ・フロップ型のメモ
リセルを構成する。

この発明に従った高抵抗層を有する半導体装置の製造方
法によれば、まず、主表面を有し、第１導電型の半導体
基板が準備される。この半導体基板の主表面上に第２導
電型の半導体領域が形成される。半導体領域の上には、
少なくとも互いに積層された酸化膜と窒化膜とを含む高
抵抗層が形成される。さらに、この高抵抗層の上に導電
体層が形成される。

［作用］ この発明においては、導電体層と半導体領域との間に位
置し、少なくとも互いに積層された酸化膜と窒化膜とを
含む高抵抗層に電流を流すと、微小電流としてのトンネ
ル電流が窒化膜と酸化膜とからなる２層構造膜中を流れ
る。この場合、酸化膜には電流が流れにくく、窒化膜に
は酸化膜に比べて比較的電流が流れやすい。そのため、
高抵抗層を構成する酸化膜と窒化膜との膀厚を制御する
ことによって容易に高抵抗層の抵抗値を制御することが
可能になる。また、この発明における高抵抗層を構成す
る酸化膜および窒化膜は半導体基板を構成するシリコン
の酸化物および窒化物によって形成することができるの
で、半導体基板が汚染されることがない。したがって、
半導体基板を汚染することがなく、抵抗値を容易に制御
することが可能な高抵抗層を有する半導体装置を提供す
ることが可能になる。

［発明の実施例］ 以下、この発明の一実施例を図について説明する。

第１Ａ図〜第１Ｅ図は、この発明に従った高抵抗層を有
する半導体装置の一例として、高抵抗負荷型ＳＲＡＭに
おける１つのメモリセルのパターンレイアウトをその製
造工程順に示した部分平面図である。

まず、第１Ａ図を参照して、Ｐ型シリコン基板１の主表
面上に、活性領域３０となるべき領域を分離するために
所定のパターンに従って、熱酸化法等によって分離酸化
膜２が選択的に形成される。

次に、第１Ｂ図を参照して、活性領域３０となるべき領
域の上に所定の位置をもってゲート電極２１．２２およ
びワード線３３が多結晶シリコン等によって形成される
。その後、ゲート電極２１゜２２６よびワード線３３を
マスクとして、リンイオンまたは砒素イオン等のＮ型不
純物イオンがＰ型シリコン基板１の上に注入されること
によって、Ｎ＋拡散領域３が活性領域３０内に形成され
る。

さらに、第１Ｃ図を参照して、Ｎ４拡散領域３の上に直
接コンタクトが形成されるように所定のパターンに従っ
た高抵抗領域６３．６４が、本発明に従って、少なくと
も酸化膜と窒化膜とが互いに積層された構造を有するよ
うに形成される。この高抵抗領域６３．６４の上には低
抵抗多結晶シリコン層５１．５２が形成される。この低
抵抗多結晶シリコン層５１．５２は高抵抗領域６３，６
４とそれぞれコンタクト部を有する。また、低抵抗多結
晶シリコン層５１．５２は、ゲート電極２１とＮ＋拡散
領域３とのコンタクト９８１Ｎ＋拡散領域３とのコンタ
クト９ｂ、およびゲート電極２２とＮ＋拡散領域３との
コンタクト９ｃを有する。

その後、第１Ｄ図に示すように、ＶＣＣ線として、低抵
抗多結晶シリコン層５１．５２に接続するようにアルミ
ニウム配線８が形成される。

そして最後に、第１Ｅ図に示すように、アクセストラン
ジスタＴ３．Ｔ４を構成するＮ＋拡散領域３のそれぞれ
にコンタクト９ｆ、９ｅを介して接続するように、ビッ
ト線３１とビット線３２とがアルミニウム配線で形成さ
れる。このようにして、高抵抗負荷型のＳＲＡＭにおけ
る１つのメモリセル４０が形成される。

第２Ａ図〜第２Ｇ図は第１Ｄ図のＩ−Ｉ線における断面
を工程順に示す。これらの図を参照して、本発明に従っ
た高抵抗層を有する半導体装置の形成方法について説明
する。

まず、第２Ａ図を参照して、Ｐ型シリコン基板１の上に
、選択酸化法（ＬＯＣＯ８法）を用いて素子分離用の厚
い分離酸化膜２が形成される。その後、ゲート酸化膜４
が熱酸化により形成され、その上に多結晶シリコンが堆
積された後、パターニングが施されることによりアクセ
ストランジスタのゲートを構成するワード線３３が形成
される。

次に、第２Ｂ図を参照して、砒素イオンあるいはリンイ
オン等のＮ型不純物イオンが矢印Ａで示される方向にＰ
型シリコン基板１上に注入されることによって、Ｎ＋拡
散領域３が形成される。

さらに、第２Ｃ図を参照して、全面上に減圧化学的気相
薄膜成長法（ＬＰＣＶＤ法）により、シリコン窒化膜６
３０ａが堆積された後、温度８５０〜９５０℃で熱酸化
される。このようにしてシリコン窒化１１Ｒ６３０ａの
上にシリコン酸化膜６３０ｂが形成された後、第２Ｄ図
に示すように、低抵抗多結晶シリコン層５１０が減圧化
学的気相薄膜成長法等により全面上に堆積される。

次に、第２Ｅ図に示すように、この低抵抗多結晶シリコ
ン層５１０がパターニングされた後、低抵抗多結晶シリ
コン層５１をマスクとしてシリコン窒化膜６３０ａおよ
びシリコン酸化１１Ｗ６３０ｂがエツチングされ、所望
のパターンを有する高抵抗層としてのシリコン窒化膜６
３ａおよびシリコン酸化膜６３ｂが得られる。第２Ｆ図
を参照して、この上に眉間絶縁ＷＡ７が堆積された後、
低抵抗多結晶シリコン層５１の上において開孔される。

その後、第２Ｇ図を参照して、低抵抗多結晶シリコン層
５１と接続するためのアルミニウム配線８が形成される
。このアルミニウム配線８がパターニングされた後は通
常の保護膜がその上に形成される。

次に、第２Ｇ図に示された高抵抗層を有する半導体装置
における貴簡抵抗体の作用について説明する。電源ライ
ンＶｃｃ′ｍとしてのアルミニウム配線８から流れる電
流は、低抵抗多結晶シリコン層５１から、垂直方向に形
成されたシリコン酸化膜６３ｂ／シリコン窒化ＷＡ６３
ａの２層構造を有する抵抗体を介してＮ＋拡散領域３に
導かれる。

不純物拡散領域としてのＮ＋拡散領域３に導かれた電流
が、たとえば、ドライバトランジスタのチャネル領域を
通じて接地へと流れていく。この電流によって、高抵抗
負荷型のＳＲＡＭにおいては、ドライバトランジスタＴ
１．Ｔ２で構成されるフリップ・フロップ回路によるデ
ータのラッチが維持される。すなわち、この発明に従っ
た２層構造を有する高抵抗体は、酸化膜と窒化膜のトン
ネル電流あるいはホッピング電流を利用して微小な電流
を流させる働きをするものである。

第３Ａ図〜第３Ｅ図はこの発明に従った高抵抗層を有す
る半導体装置のもう１つの製造方法を工程順に示す部分
断面図である。まず、第３Ａ図を参照して、第２Ａ図を
用いて説明された方法と同様の方法によって分離酸化膜
２とゲート酸化膜４およびワードａ３３が形成される。

その後、第３Ｂ図を参照して、減圧化学的気相薄膜成長
法等により、シリコン窒化１！Ｒ６３０ａが堆積され、
その膜がさらに熱酸化されることによってシリコン酸化
１１Ｗ６３０ｂが形成される。所定のパターンに従って
、シリコン窒化１１１６３０ａおよびシリコン酸化膜６
３０ｂがエツチングによって除去され、高抵抗層となる
べきシリコン窒化ｔｌ！ｌ６３ａおよびシリコン酸化Ｗ
ｊ４６３ｂとからなる２層構造が形成される。

次に、第３Ｃ図を参照して、シリコン窒化Ｗｊ！６３ａ
／シリコン酸化膜６３ｂとワード線３３とをマスクとし
て、砒素イオンまたはリンイオンがＰ型シリコン基板１
の表面上に注入されることによってＮ＋拡散領域３が形
成される。その優、第３Ｄ図および第３Ｅ図に示すよう
に、第２Ｆ図および第２Ｇ図を用いて説明した工程と同
様に、シリコン酸化膜６３ｂの上に層間絶縁ＷＡ７を介
してアルミニウム配線８が接続される。

このようにして形成された第３Ｅ図に示される高抵抗層
はＮ＋拡散領域３の直上に接合されていないが、第２Ｇ
図に示された高抵抗層と同様の効果を奏する。

また、第３Ｅ図に示される構造においては、シリコン酸
化膜６３ｂの上に直接、アルミニウム配線８を設けてい
るが、第４図に示されるように低抵抗多結晶シリコン層
５１を形成した後にアルミニウム配線８を接続しても同
様の効果を奏するのは言うまでもない。

ざらに、第２Ｇ図および第３Ｅ図においてシリコン窒化
ＷＡ６３ａを形成した後、その上にシリコン酸化ＷＡ６
３ｂを形成した構造を有する高抵抗層を示しているが、
第５図に示すようにシリコン窒化１６３ａとシリコン酸
化膜６３ｂとが上下逆の積層構造であっても同様の効果
が得られる。

なお、上記実施例ではシリコン窒化膜とシリコン酸化膜
とからなる２層構造の高抵抗層の例について示している
が、高抵抗層としてシリコン酸化膜６３ｂ／シリコン窒
化膜６３ａ／シリコン酸化１１Ｗ６３ｂからなる３層の
積層構造を形成してもよい。すなわち、この発明におけ
る高抵抗層は少なくとも酸化膜と窒化膜とを含む積層構
造を有する構造であればよく、酸化膜と窒化膜の組合わ
せ、あるいは積層順序はどうであれ、本発明の目的とす
る効果は達せられる。

第７Ａ図はこの発明に従ったシリコン窒化膜とシリコン
酸化膜との２層構造からなる高抵抗体の電圧−電流特性
の一例を示す図である。この場合、高抵抗体の電流が流
れるべき面積は１０μｍ×１０μｍであり、高抵抗体の
２層構造を構成する窒化膜の厚みは２０ＯＡ、酸化膜の
厚みは２５Ａである。この図によれば、印加電圧が５■
、すなわち、電源電圧５■における電流値は１０−”Ａ
程度のオーダとなっている。この高抵抗体の抵抗値は窒
化膜の上に形成される酸化膜の厚みによって制御され得
る。

第７Ｂ図はこの発明に従ったシリコン窒化膜とシリコン
酸化膜とからなる２層構造を有する高抵抗体において抵
抗値の酸化膜厚依存性の一例を示す図である。この場合
、高抵抗体の電流が流れるべき面積は１μｍｘ１μｍで
あり、窒化膜の厚みは２０ＯＡである。なお、印加電圧
ＶＧは５Ｖである。この図によれば、窒化膜の上に形成
される酸化膜の厚みを制御することによって、安定した
高抵抗値を得ることができることが理解される。

たとえば、高抵抗体の面積を１μｍ２とし、窒化膜厚を
２００Ａ、酸化膜厚をＩＯＡとする場合、電源電圧５■
においてその抵抗値が５０ＴΩ程度の高抵抗体が得られ
る。

本発明に従った高抵抗体が適用されるＳＲＡＭにおいて
は、その高抵抗体にはドライバトランジスタのＰ−Ｎ間
の接合リーク電流よりも大きな電流が流れる必要がある
。そのため、高抵抗体が有する抵抗値には最大値が存在
する。たとえば、現在のトランジスタのレベルにおいて
は、そのリーク電流は、トランジスタを１万個並列させ
た場合、印加電圧を５Ｖとしたとき１Ｏ−９Ａ程度であ
る。

したがって、１つのトランジスタのリーク電流レベルは
１０−”Ａである。ＳＲＡＭにおいて１つのメモリセル
内に構成される高抵抗負荷体には１０−”以上の電流が
流れる必要がある。すなわち、１つの高抵抗負荷体が有
する抵抗値の最大値は、電源電圧が５Ｖのとき、５Ｘ１
０’　”Ω（＝５０ＴΩ）であると見積もられる。第７
Ｂ図によれば、この抵抗値を有する高抵抗体を本発明に
従って構成するとすれば、その面積を１μｍ２とし、窒
化膜厚を２００Ａ、ＭＩ化膜厚をＩＯＡ以下とする２層
構造の抵抗体を構成すればよい。

次に、比較のため、抵抗体をシリコン酸化膜のみで構成
した場合について説明する。たとえば、第８Ａ図は膜厚
８０Ａの酸化膜の電流−電圧特性の一例を示す図である
。この場合、電流が流れるべき面積は１０／、（ｍＸ　
１０μｍである。この図によれば、印加電圧ＶＧが２〜
３Ｖ程度ではほとんど電流が流れないことが理解される
。このとき流れる電流はｌ”ｏｗｌ　ｅｒ−Ｎｏｒｄｈ
ｅ　ｉｍトンネル電流である。

また、第８Ｂ図は膜厚２０〜４０Ａの酸化膜の電流−電
圧特性の一例を示す図である。この場合、電流が流れる
べき面積は０．０５ｍｍ’である。

この図によれば、印加電圧ＶＧが２〜３Ｖでは多量に電
流が流れることが理解される。電流が流れるべき表面積
を１０μｍ×１０μｍに換算したとしても、第８Ｂ図に
示される電流値の５００分の１であるので、電流は多量
に流れることが理解される。なお、第８Ｂ図に示される
電流は直接トンネル電流である。

このように、シリコン酸化膜の単層からなる抵抗体を用
いると、その膜厚が５０Ａを越えれば、その抵抗値が高
すぎ（第８Ａ図）、また、その膜厚が５０Ａ未満であれ
ば、電流が流れ過ぎ、高抵抗体としての役割を果たさな
くなる（第８Ｂ図）。

さらに、比較のため、シリコン窒化膿単層のみで抵抗体
を構成した場合について説明する。第９図は膜厚８０Ａ
の窒化膜の電流−電圧特性の一例を示す図である。この
場合、電流が流れるべき面積は５μｍｘ５μｍである。

この図によれば、印加電圧ＶＧが５Ｖ程度のとき、電流
は１０−”Ａ以上流れることが理解される。このことか
ら、シリコン窒化膜のみで抵抗体を構成した場合、その
リーク電流はトランジスタのリークレベルよりも高いこ
とが理解される。また、電流が流れるべき面積を１０μ
ｍ×１０μｍに換算したとしても、第９図に示される電
流値の４倍であるので、本発明に従った窒化膜と酸化膜
との２層構造からなる抵抗体の例を示す第７Ａ図と比べ
ると、窒化膜のみからなる抵抗体の方が高い電流値を示
すことが理解される。このことは、窒化膜のみの抵抗体
を用いた場合、消費電力の増加をもたらすことになる。

また、シリコン窒化膜のみで抵抗体を構成した場合、そ
の界面単位および膜中のトラップが多く、抵抗体として
の信頼性の低下等の問題が発生する。すなわち、その抵
抗値が経時変化するという問題がある。

以上、説明したようにシリコン酸化膜のみ、あるいはシ
リコン窒化膜のみで抵抗体を構成した場合、その抵抗値
を膜厚のみで制御することが困難であり、トランジスタ
のリークレベル以上で、かつ消費電力を最小にする微小
電流が流れるように構成することは困難である。

［発明の効果］ 以上のように、この発明によれば高抵抗体を酸化膜と窒
化膜とを含むように構成したので、その膜厚を制御する
ことによって抵抗値が所定の値に容易に制御され得る。

また、この発明の抵抗層は電流の流れる経路が平面的に
構成されず、基板に対して垂直方向に構成されるので、
半導体装置の微細化を図ることができる。さらに、この
発明の高抵抗体を構成する窒化膜および酸化膜はシリコ
ン系の化合物によって容易に構成され得るので、基板に
対しての汚染源となることもない。したがって、微小な
面積で十分な高抵抗値を得ることができるとともに、外
部からの不純物等の拡散および侵入によってその高抵抗
値が低下しない安定した高抵抗体を備えた半導体装置、
たとえば、高集積が可能な高抵抗負荷型のＳＲＡＭを提
供することができるという効果がある。

【図面の簡単な説明】

第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図、第１Ｅ図は
、この発明に従った高抵抗層を有する半導体層の一例と
して、ＳＲＡＭの１つのメモリセルのパターンレイアウ
トをその製造工程順に示した部分平面図である。 第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図、第２Ｅ図、
第２Ｆ図、第２Ｇ図は第１Ｄ図の■−■線における断面
を工程順に示す断面図である。 第３Ａ図、第３Ｂ図、第３Ｃ図、第３Ｄ図、第３Ｅ図は
第１Ｄ図の■−■線における断面をもう１つの製造方法
の工程順に従って示す断面図である。 第４図、第５図、第６図はこの発明に従った高抵抗層を
有する半導体装置の別の実施例を示す断面図である。 第７Ａ図、第７Ｂ図はこの発明に従った高抵抗層の特性
を示す図である。 第８Ａ図、第８Ｂ図は酸化膜のみで構成された抵抗体の
特性を比較のため示す図である。 第９図は窒化膜のみで構成された抵抗体の特性を比較の
ため示す図である。 第１０Ａ図は従来のＳＲＡＭの全体構成を示すブロック
図である。 第１０Ｂ図は第１０Ａ図に示されたＳＲＡＭの動作を説
明するためのデータの流れを示す図である。 第１１図は高抵抗負荷型のＳＲＡＭの１つのメモリセル
に対応する等価回路図である。 第１２Ａ図、第１２Ｂ図、第１２Ｃ図、第１２Ｄ図、第
１２Ｅ図は従来の高抵抗負荷型のＳＲＡＭにおける１つ
のメモリセルのパターンレイアウトをその製造工程順に
示す部分平面図である。 第１３図は第１２Ｄ図のＸＩ［［−ＸＩ［［線における
断面を示す断面図である。 第１４図は従来の高抵抗層を有する半導体装置を示す断
面図である。 図において、１はＰ型シリコン基板、３はＮ＋拡散領域
、８はアルミニウム配線、５１．５２は低抵抗多結晶シ
リコン１．６３．６４は高抵抗層、６３ａはシリコン窒
化膜、６３ｂはシリコン酸化膜である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 主表面を有し、第１導電型の半導体基板と、前記半導体
   基板の主表面上に形成された第２導電型の半導体領域と
   、 前記半導体領域の上方に形成された導電体層と、前記導
   電体層と前記半導体領域との間に位置し、少なくとも互
   いに積層された酸化膜と窒化膜とを含む高抵抗層とを備
   えた、高抵抗層を有する半導体装置。