JPS5933697A - メモリセル - Google Patents
メモリセルInfo
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- JPS5933697A JPS5933697A JP58121746A JP12174683A JPS5933697A JP S5933697 A JPS5933697 A JP S5933697A JP 58121746 A JP58121746 A JP 58121746A JP 12174683 A JP12174683 A JP 12174683A JP S5933697 A JPS5933697 A JP S5933697A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- memory cell
- voltage
- source
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の関連する技術分野
本発明は半導体メモリ、特に情報蓄積用に電界効果トラ
ンジスタ（ＦＥＴ）を用いる不揮発性ランダム−アクセ
スメモリ（ＲＡＭ ）に関するものである。
ンジスタ（ＦＥＴ）を用いる不揮発性ランダム−アクセ
スメモリ（ＲＡＭ ）に関するものである。
従来技術の説明
Ｍ！源の遮断の間に半導体メモリのメモリセルに記憶さ
せであるデータが失われないようにすることはメモリの
設計および用途にとって重要な問題である。このような
給電源の遮断は、メモリセルからメモリの別の不揮発性
記憶位置、即ちデータを保存するのに電力を必要としな
い記憶位置へデータを転送するための時間の余裕を与え
るよりもずっと前に予想することができる。しかし、通
常電力の遮断はデータを別の不揮発性記憶位置に転送さ
せるようにする適切な警告なしに生ずる。
せであるデータが失われないようにすることはメモリの
設計および用途にとって重要な問題である。このような
給電源の遮断は、メモリセルからメモリの別の不揮発性
記憶位置、即ちデータを保存するのに電力を必要としな
い記憶位置へデータを転送するための時間の余裕を与え
るよりもずっと前に予想することができる。しかし、通
常電力の遮断はデータを別の不揮発性記憶位置に転送さ
せるようにする適切な警告なしに生ずる。
これがため各セルに直接不揮発性記憶位置を組込むのが
望ましい。
望ましい。
１９７８ ＩＥＥＥ ｌ５ＳＯＯＤｉｇ、 ｏｆ Ｔｅ
ｃｈ、 Ｐａｐｅｒｓ（１９７８年２月１６日第１０８
〜１０９頁、Ｅ。
ｃｈ、 Ｐａｐｅｒｓ（１９７８年２月１６日第１０８
〜１０９頁、Ｅ。
Ｈａｒａｒｉ 外１名）の°’ Ａ ２５６− Ｂｉｔ
ＮｏｎｖｏｌａｔｉｌｅＳｔａｔｉＯＲＡＭ”（２５
６ビツト不揮発性静的ＲＡＭ ）には前述したような目
的を達成するためのメモリセルについて記載されている
。この静的ＲＡＭセル、では、一対の交差結合させたＰ
−チャネル金机酸化物半導体（ＭＯＳ ） ＦＥＴによ
ってデータビット記憶用の揮発性ランダム−アクセス記
憶位置を形成している。上記Ｐ−チャネルＦＥＴはそれ
らのドレインを経て、不揮発性記憶位置を形成する一対
の交差結合可変スレッショルド−フローティング−ゲー
トＭＯ８Ｎ−チャネルＦＥＴのドレインにそれぞれ接続
する。電源遮断の直前にセルの供給電力は１０ミリ秒間
５〜１０ボルトの通常値から約２０ボルトにまで高めら
れる。これにより不揮発性の記憶位置の状態に、揮発性
記憶位置に含まれているデータビットを表わす状態にな
る。特に、一方のＮ−チャネル−フローティング−ゲー
トＦＥＴのスレッショルド電圧値は正となり、また他方
の７０−ティング−ゲートＦＥＴのスレッショルド電圧
値は反対に負となる。電力の供給が遮断されると、Ｐ−
チャネルＦＥＴは双方共ターン・オフして、揮発性記憶
位置のピットが°゛蒸発する。しかしＮ−チャネルＦＥ
Ｔのスレッショルド電圧はそれぞれ反対の電圧値のまま
である。電力を復活させると、Ｎ−チャネルＦＥＴの互
い反対のスレッショルド電圧によって元のデータビット
の補足的なものが揮発性記憶位置に現われる。なお、Ｆ
ＥＴの極性を逆にしである点を除けば、米国特許第４，
１２８，７１１号にもほぼ同じような回路が記載されて
いる。これらの不揮発性ＲＡＭセルのいずれにおいても
追加のＦＥＴ対を負荷回路として用いている。
ＮｏｎｖｏｌａｔｉｌｅＳｔａｔｉＯＲＡＭ”（２５
６ビツト不揮発性静的ＲＡＭ ）には前述したような目
的を達成するためのメモリセルについて記載されている
。この静的ＲＡＭセル、では、一対の交差結合させたＰ
−チャネル金机酸化物半導体（ＭＯＳ ） ＦＥＴによ
ってデータビット記憶用の揮発性ランダム−アクセス記
憶位置を形成している。上記Ｐ−チャネルＦＥＴはそれ
らのドレインを経て、不揮発性記憶位置を形成する一対
の交差結合可変スレッショルド−フローティング−ゲー
トＭＯ８Ｎ−チャネルＦＥＴのドレインにそれぞれ接続
する。電源遮断の直前にセルの供給電力は１０ミリ秒間
５〜１０ボルトの通常値から約２０ボルトにまで高めら
れる。これにより不揮発性の記憶位置の状態に、揮発性
記憶位置に含まれているデータビットを表わす状態にな
る。特に、一方のＮ−チャネル−フローティング−ゲー
トＦＥＴのスレッショルド電圧値は正となり、また他方
の７０−ティング−ゲートＦＥＴのスレッショルド電圧
値は反対に負となる。電力の供給が遮断されると、Ｐ−
チャネルＦＥＴは双方共ターン・オフして、揮発性記憶
位置のピットが°゛蒸発する。しかしＮ−チャネルＦＥ
Ｔのスレッショルド電圧はそれぞれ反対の電圧値のまま
である。電力を復活させると、Ｎ−チャネルＦＥＴの互
い反対のスレッショルド電圧によって元のデータビット
の補足的なものが揮発性記憶位置に現われる。なお、Ｆ
ＥＴの極性を逆にしである点を除けば、米国特許第４，
１２８，７１１号にもほぼ同じような回路が記載されて
いる。これらの不揮発性ＲＡＭセルのいずれにおいても
追加のＦＥＴ対を負荷回路として用いている。
米国特許第４．０９５．２８１号の特に第２図には他の
メモリセルが開示されているが、このメモリセルも基本
的には前記１ａｒａｒｉ外１名著による論文または前記
米国特許第４．１２８．７７３号のものと同様に作動す
ることは明らかである。主要な相違点は、この米国特許
第４．０９５．２８１号では可変スレッショルドＦＥＴ
としてＰ金属−窒化物−酸化物半導体（ＭＮＯＳ ）
ＦＥＴを使用し、負荷回路に追加のＦＥＴ対を用いてい
ない点である。
メモリセルが開示されているが、このメモリセルも基本
的には前記１ａｒａｒｉ外１名著による論文または前記
米国特許第４．１２８．７７３号のものと同様に作動す
ることは明らかである。主要な相違点は、この米国特許
第４．０９５．２８１号では可変スレッショルドＦＥＴ
としてＰ金属−窒化物−酸化物半導体（ＭＮＯＳ ）
ＦＥＴを使用し、負荷回路に追加のＦＥＴ対を用いてい
ない点である。
これらの従来の装置は不揮発性のデータ蓄積をするが、
これらはいずれも電力を復活させた際にメモリセルの揮
発性記憶位置に元のデータビットを復帰させすい。その
代り、補足的なデータを反転させて元の形態のデータに
戻すために通常は追加の別の操作を行なう必要がある。
これらはいずれも電力を復活させた際にメモリセルの揮
発性記憶位置に元のデータビットを復帰させすい。その
代り、補足的なデータを反転させて元の形態のデータに
戻すために通常は追加の別の操作を行なう必要がある。
このようにするには時間もかかり、また回路も余分に必
要なため望ましくない。
要なため望ましくない。
１９８１ ＩＥＥＥ ｌ５ＳＯ（３Ｄｉｇ、Ｏｆ Ｔｅ
Ｃｈ、 Ｐａｐｅｒｓ（１９８１年２月１９日、第１４
８〜１４１）頁、Ｊ。
Ｃｈ、 Ｐａｐｅｒｓ（１９８１年２月１９日、第１４
８〜１４１）頁、Ｊ。
１）ｒｏｒｉ ＩＡ１名）のＡ Ｓｉｎｇｌｅ ５ Ｖ
５ｕｐｐ１ｙＮｏｎｖｏｌａｔｉｌｅ ５ｔａｔｉＣ
ＲＡＭ ”には電力の遮断後にセルに戻される元のデー
タビットの補足的なものが有している不都合さをなくす
不揮発性ＲＡＭセルについて記載されている。しかしこ
のセルは、電力の遮断期間中元のデータビットを保存す
るために、３つの多結晶シリコン−フローティング−ゲ
ート構造のもの以外に少なくとも６個のＦＥＴを必要と
するため、構造が相当複雑である。
５ｕｐｐ１ｙＮｏｎｖｏｌａｔｉｌｅ ５ｔａｔｉＣ
ＲＡＭ ”には電力の遮断後にセルに戻される元のデー
タビットの補足的なものが有している不都合さをなくす
不揮発性ＲＡＭセルについて記載されている。しかしこ
のセルは、電力の遮断期間中元のデータビットを保存す
るために、３つの多結晶シリコン−フローティング−ゲ
ート構造のもの以外に少なくとも６個のＦＥＴを必要と
するため、構造が相当複雑である。
本発明の目的は上述した諸欠点を除去し得るように適切
に接続配置した上述した種類のメモリセルを提供するこ
とにある。
に接続配置した上述した種類のメモリセルを提供するこ
とにある。
本発明によれば、所定のデータビットを記憶させるため
の揮発性記憶位置として仕える一対の交差結合、させた
同じ極性のＦＥＴを有している不揮発性メモリセルが、
不揮発性記憶位置として仕える同じ極性の可変スレッシ
ョルド絶縁ゲートＮＥＴを含むようにする。第１および
第２ ＦＥＴとして首尾良く設計した交差結合ＦＥＴの
各ソースは基準電圧供給源に接続すると共に、それらの
ドレインは負荷回路を経て電力供給源に結合させる。可
変スレッショルドＦＥＴのソースは第１ ＦＥＴのドレ
インに結合させ、その絶縁ゲート電極は第２ ＦＥＴの
ドレインに結合させ、かつドレインは電力供給源に結合
させる。なお、可変スレッショルドＦＥＴはフローティ
ング−ゲートデバイスとするのが好適である０ １群のセルを包含しているメモリの揮発性セル位置に記
憶されているデータを蒸発させる給電停止の直前には供
給電力をパルス化して適当なレベルにまで上げて、揮発
性記憶位置におけるデータをメモリセルの対応する不揮
発性記憶位置に同時に転送させるようにする。電力を復
帰させると、各メモリセルにおける元のデータビットは
そのセルの揮発性記憶位置に自動的に戻る。
の揮発性記憶位置として仕える一対の交差結合、させた
同じ極性のＦＥＴを有している不揮発性メモリセルが、
不揮発性記憶位置として仕える同じ極性の可変スレッシ
ョルド絶縁ゲートＮＥＴを含むようにする。第１および
第２ ＦＥＴとして首尾良く設計した交差結合ＦＥＴの
各ソースは基準電圧供給源に接続すると共に、それらの
ドレインは負荷回路を経て電力供給源に結合させる。可
変スレッショルドＦＥＴのソースは第１ ＦＥＴのドレ
インに結合させ、その絶縁ゲート電極は第２ ＦＥＴの
ドレインに結合させ、かつドレインは電力供給源に結合
させる。なお、可変スレッショルドＦＥＴはフローティ
ング−ゲートデバイスとするのが好適である０ １群のセルを包含しているメモリの揮発性セル位置に記
憶されているデータを蒸発させる給電停止の直前には供
給電力をパルス化して適当なレベルにまで上げて、揮発
性記憶位置におけるデータをメモリセルの対応する不揮
発性記憶位置に同時に転送させるようにする。電力を復
帰させると、各メモリセルにおける元のデータビットは
そのセルの揮発性記憶位置に自動的に戻る。
特に、本発明メモリセルの動作はつぎの通りである。可
変スレッショルドＦＥＴのスレッショルド電圧は１この
ＦＥＴの絶縁ゲート■が極からそのソースに供給される
制御電圧が第１電圧範囲内で増大すると大きくなり、ま
た上記ＦＥＴのソースがら絶縁ゲート電極に供給される
制御電圧が第２電圧範囲（代表的には第１電圧範囲と同
じとする）内で増大すると上記ＦＥＴのスレッショルド
ｍ圧は低下する。交差結合ＦＥＴ対に所定のデータビッ
トを正規に記憶させるには電力供給源によって第ルベル
の電圧ＶＤＤ Ｉを供給せしめる。可変スレッショルド
ＦＥＴおよび負荷回路を流れる電流は適当に制御して、
供給ｍ圧が第ルベルよりも極端な第２レベル■ＤＤ２へ
と移る際に、可変スレッショルドＦＥＴが所定のデータ
ビットに対応する論Ｂｊｉ状態になるようにする。例え
ば、Ｎ−チャネルデバイスの場合には基準電圧供給源の
電圧を大地ｍ位とし、ＶＤＤ１を５ボルトとし、かつ”
ＤＤ２を２０ボルトとする。ついで、元のデータビット
は供給電圧がＶＤＤ１に復帰する際に自動的に交差結合
ＦＥＴに戻される。
変スレッショルドＦＥＴのスレッショルド電圧は１この
ＦＥＴの絶縁ゲート■が極からそのソースに供給される
制御電圧が第１電圧範囲内で増大すると大きくなり、ま
た上記ＦＥＴのソースがら絶縁ゲート電極に供給される
制御電圧が第２電圧範囲（代表的には第１電圧範囲と同
じとする）内で増大すると上記ＦＥＴのスレッショルド
ｍ圧は低下する。交差結合ＦＥＴ対に所定のデータビッ
トを正規に記憶させるには電力供給源によって第ルベル
の電圧ＶＤＤ Ｉを供給せしめる。可変スレッショルド
ＦＥＴおよび負荷回路を流れる電流は適当に制御して、
供給ｍ圧が第ルベルよりも極端な第２レベル■ＤＤ２へ
と移る際に、可変スレッショルドＦＥＴが所定のデータ
ビットに対応する論Ｂｊｉ状態になるようにする。例え
ば、Ｎ−チャネルデバイスの場合には基準電圧供給源の
電圧を大地ｍ位とし、ＶＤＤ１を５ボルトとし、かつ”
ＤＤ２を２０ボルトとする。ついで、元のデータビット
は供給電圧がＶＤＤ１に復帰する際に自動的に交差結合
ＦＥＴに戻される。
負荷回路は電力供給源と第１ ＦＥＴのドレインとの間
に結合される第１インピーダンス素子と、電力供給源と
第２ ＦＥＴのドレインとの間に結合される第２インピ
ーダンス素子とを包含している。セルノ作動期間中には
、第１インピーダンス素子を流れる電流と、可変スレッ
ショルドＦＥＴが十分に導通している際にこのＦＦＪＴ
を経て流れる電流との和が、第２インピーダンス素子を
流れる電流よりも遥かに大きくなり、また、第２インピ
ーダンス素子を流れる電流は第１インピーダンス素子ヲ
流れる電流よりも著しく大きくなるようにする。
に結合される第１インピーダンス素子と、電力供給源と
第２ ＦＥＴのドレインとの間に結合される第２インピ
ーダンス素子とを包含している。セルノ作動期間中には
、第１インピーダンス素子を流れる電流と、可変スレッ
ショルドＦＥＴが十分に導通している際にこのＦＦＪＴ
を経て流れる電流との和が、第２インピーダンス素子を
流れる電流よりも遥かに大きくなり、また、第２インピ
ーダンス素子を流れる電流は第１インピーダンス素子ヲ
流れる電流よりも著しく大きくなるようにする。
所要に応じ、メモリセルにはその不揮発性記憶位置に他
の同じ極性の可変スレッショルド絶縁ゲ−） ＦＥＴを
設けることができる。この第２の可変スレッショルドＦ
ＥＴのソースは第２ ＦＥＴのドレインに、絶縁ゲート
電極は第１ ＦＥＴのドレインに、ドレインは電力供給
源にそれぞれ結合させる。なお、第２可変スレツシ□ヨ
ルドＦＥ’Ｉ’はフローティング−ゲートデバイスとす
るのが好適であり、このデバイスの制御は第１可変スレ
ツシヨルドＦＥＴと同様な方法で行なう。
の同じ極性の可変スレッショルド絶縁ゲ−） ＦＥＴを
設けることができる。この第２の可変スレッショルドＦ
ＥＴのソースは第２ ＦＥＴのドレインに、絶縁ゲート
電極は第１ ＦＥＴのドレインに、ドレインは電力供給
源にそれぞれ結合させる。なお、第２可変スレツシ□ヨ
ルドＦＥ’Ｉ’はフローティング−ゲートデバイスとす
るのが好適であり、このデバイスの制御は第１可変スレ
ツシヨルドＦＥＴと同様な方法で行なう。
上記両可変スレッショルドＦＥＴは交差結合させ、その
一方がターン・オフする際には他方のＦＥＴがターン・
オンするようにする。これらのＦＥＴはデータピラトラ
蓄積するのにフリップ−フロップとして作動する。供給
電圧がＶＤＤ ＩからＶＤＤ２に移動する際に、揮発性
記憶位置に記憶されているデータビットを不揮発性記憶
位置に転送し得るようにし、かつその後供給電圧が■Ｄ
Ｄ□に戻る際には常に元のデータビットを揮発性記憶位
置に戻すことのできるようにするために、可変スレッシ
ョルドＦＥＴの内の十分に導通している方のＦＥＴに流
れる電流がいずれかのインピーダンス素子を流れる電流
よりも遥かに大きくなるようにする。
一方がターン・オフする際には他方のＦＥＴがターン・
オンするようにする。これらのＦＥＴはデータピラトラ
蓄積するのにフリップ−フロップとして作動する。供給
電圧がＶＤＤ ＩからＶＤＤ２に移動する際に、揮発性
記憶位置に記憶されているデータビットを不揮発性記憶
位置に転送し得るようにし、かつその後供給電圧が■Ｄ
Ｄ□に戻る際には常に元のデータビットを揮発性記憶位
置に戻すことのできるようにするために、可変スレッシ
ョルドＦＥＴの内の十分に導通している方のＦＥＴに流
れる電流がいずれかのインピーダンス素子を流れる電流
よりも遥かに大きくなるようにする。
本発明によるメモリセルの重要な利点は、供給電力の停
止以前に揮発性記憶位置に存在していた同じデータビッ
トがｍ力の給電停止後に揮発性記憶位置に正確に戻され
ると云うことにある。さらに、電力の給電停止後に元の
データビットの補足的なものを再生する従来のメモリセ
ルと比較するに、本発明メモリセルは作動速度が非常に
速い。
止以前に揮発性記憶位置に存在していた同じデータビッ
トがｍ力の給電停止後に揮発性記憶位置に正確に戻され
ると云うことにある。さらに、電力の給電停止後に元の
データビットの補足的なものを再生する従来のメモリセ
ルと比較するに、本発明メモリセルは作動速度が非常に
速い。
その理由は、従来のメモリセルでは補足的なビットを元
のビットに変換するための追加の作動全行なわせる必要
があるために時間がかかるからである。供給電力の停止
後元のビットを再生ずる慣例のメモリセルと比較しても
、本発明によるメモリセルは必要素子数が少なくて済む
ため、容易に製造でき、しかも不揮発性記憶位置Ｎｊか
らのデータビットの回復かセルの他の作動には細管妨害
を及ぼさないから作動も速いと云う利点がある。
のビットに変換するための追加の作動全行なわせる必要
があるために時間がかかるからである。供給電力の停止
後元のビットを再生ずる慣例のメモリセルと比較しても
、本発明によるメモリセルは必要素子数が少なくて済む
ため、容易に製造でき、しかも不揮発性記憶位置Ｎｊか
らのデータビットの回復かセルの他の作動には細管妨害
を及ぼさないから作動も速いと云う利点がある。
本発明によるメモリセルを多数利用するＲＡＭの特に有
用な特徴は、供給電力をＶＤＤ２に一時的に変化させる
ことにより可変スレッショルドＦＥＴをいつでも°′固
定”メモリとして用いて、揮発性記憶位置からのデータ
をセルの不揮発性記憶位置に書込むことができると云う
ことにある。この場合、供給電力がｖＤＤ□に復帰して
も、可変スレッショルドＦＥＴはターン・オフしない。
用な特徴は、供給電力をＶＤＤ２に一時的に変化させる
ことにより可変スレッショルドＦＥＴをいつでも°′固
定”メモリとして用いて、揮発性記憶位置からのデータ
をセルの不揮発性記憶位置に書込むことができると云う
ことにある。この場合、供給電力がｖＤＤ□に復帰して
も、可変スレッショルドＦＥＴはターン・オフしない。
この際揮発性記憶位置は°°作業用” ＲＡＭとして用
いて種々の動作を行わせることができる。元のデータを
再び必要とする場合には、供給電力を短期間ターン・オ
フさせ、ついでその供給電力の電圧レベルをｖＤＤ□に
戻すことによって何時でも元のデータを揮発性記憶位置
に戻すことができる。
いて種々の動作を行わせることができる。元のデータを
再び必要とする場合には、供給電力を短期間ターン・オ
フさせ、ついでその供給電力の電圧レベルをｖＤＤ□に
戻すことによって何時でも元のデータを揮発性記憶位置
に戻すことができる。
実施例の説明
以下図面につき本発明を説明する。
図面および好適例の説明に当り、同一または極めて類似
するものには同じような参照記号を用いている。第１図
に示す本発明によるＭＯＳメモリ回路は、不揮発性静的
ＲＡＭを形成すべく行列マトリックス状に配置される一
群のメモリ回路の内の代表的な１個のメモリ回路である
。第１図の各ＦＥＴは絶縁ゲート電極の隣りに°°Ｎ″
で示すようにＮ−チャネル絶縁ゲー） ＭＯＳデバイス
とする。各固定−スレッショルドＦＥＴのゲート電極ノ
隣すの°′Ｅ”マタは°Ｉ Ｄ Ｉ＋は、そのＦＥＴが
エンハンスメント−モード−デバイスであるか、または
デプリーション−モード−デバイスであるかをそれぞれ
示している。各固定−スレッショルド−エンハンスメン
ト−モードＦＥＴのスレッショルド電圧（■Ｔ）は約０
．８ボルトとする。
するものには同じような参照記号を用いている。第１図
に示す本発明によるＭＯＳメモリ回路は、不揮発性静的
ＲＡＭを形成すべく行列マトリックス状に配置される一
群のメモリ回路の内の代表的な１個のメモリ回路である
。第１図の各ＦＥＴは絶縁ゲート電極の隣りに°°Ｎ″
で示すようにＮ−チャネル絶縁ゲー） ＭＯＳデバイス
とする。各固定−スレッショルドＦＥＴのゲート電極ノ
隣すの°′Ｅ”マタは°Ｉ Ｄ Ｉ＋は、そのＦＥＴが
エンハンスメント−モード−デバイスであるか、または
デプリーション−モード−デバイスであるかをそれぞれ
示している。各固定−スレッショルド−エンハンスメン
ト−モードＦＥＴのスレッショルド電圧（■Ｔ）は約０
．８ボルトとする。
第１図のメモリ回路は双安定静的メモリセルｚＯを、こ
のセルに２進データビツトを書込んだり、セル２０から
データビットを読取ったりする外部回路と組合わせて構
成する。外部回路はセル２０の揮発性記憶位置２１にピ
ットを供給する。
のセルに２進データビツトを書込んだり、セル２０から
データビットを読取ったりする外部回路と組合わせて構
成する。外部回路はセル２０の揮発性記憶位置２１にピ
ットを供給する。
この記憶位置２１は交差結合させた一対のＦＥＴＱｌお
よびＣ２で構成し、これらＦＥＴのソースは大地電位（
０ボルト）のようなほぼ一定の基準電圧ｖｓｓを提供す
る基準電圧供給源（端子）に接続する。各ＦＥＴ Ｑｌ
またはＣ２のゲートの幅と長さとの比率（Ｗ／Ｌ）は１
２／８とする。
よびＣ２で構成し、これらＦＥＴのソースは大地電位（
０ボルト）のようなほぼ一定の基準電圧ｖｓｓを提供す
る基準電圧供給源（端子）に接続する。各ＦＥＴ Ｑｌ
またはＣ２のゲートの幅と長さとの比率（Ｗ／Ｌ）は１
２／８とする。
ＦＥＴ ＱｌおよびＣ２のドレインはそれぞれノード（
接続点） ＮｌおよびＮ２を介し、不平衡負荷回路を経
て供給電圧■ＤＤを提供する給電源に結合させる。供給
電圧ＶＤＤの通常の作動レベルＶＤＤＩは５ボルトとす
る。上記負荷回路は■ＤＤ給電源と７−ドＮ１との間に
接続する抵抗Ｒ１および■ＤＤ給電源とノードＮ２との
間に同様に接続する抵抗Ｒ２ｔもって構成する。抵抗Ｒ
１の抵抗値は約５００ＭΩとし、また抵抗Ｒ２の抵抗値
は約５０ＭΩとする。
接続点） ＮｌおよびＮ２を介し、不平衡負荷回路を経
て供給電圧■ＤＤを提供する給電源に結合させる。供給
電圧ＶＤＤの通常の作動レベルＶＤＤＩは５ボルトとす
る。上記負荷回路は■ＤＤ給電源と７−ドＮ１との間に
接続する抵抗Ｒ１および■ＤＤ給電源とノードＮ２との
間に同様に接続する抵抗Ｒ２ｔもって構成する。抵抗Ｒ
１の抵抗値は約５００ＭΩとし、また抵抗Ｒ２の抵抗値
は約５０ＭΩとする。
ノードＮ１およびＮ２にはｖｓｓに対してそれぞれ寄性
容）３ｔＯ１およびＣ２が関係する。セル２０にて何・
等アクティブな動作が行われない場合には、ターン−オ
フされる特定ＦＥＴ ＱｌまたはＣ２に関連する抵抗Ｒ
１またはＲ２が、関連するノードＮ１またはＮ２に漏れ
電流を供給するだ！−Ｊであり、これらのノードに関連
するキャパシタンス０１またはＣ２を５ボルトの充電レ
ベルにＸ、１【持せしめる。
容）３ｔＯ１およびＣ２が関係する。セル２０にて何・
等アクティブな動作が行われない場合には、ターン−オ
フされる特定ＦＥＴ ＱｌまたはＣ２に関連する抵抗Ｒ
１またはＲ２が、関連するノードＮ１またはＮ２に漏れ
電流を供給するだ！−Ｊであり、これらのノードに関連
するキャパシタンス０１またはＣ２を５ボルトの充電レ
ベルにＸ、１【持せしめる。
セル２０および記憶位置２１の双方におけるデータビッ
トは、ＦＥＴ Ｑｌがターン−オフし、がっＦＥＴ Ｃ
２が完全に導通ずる際に論理“ｏ′″（以後単に“０″
として示す）となるべく定める。また上記データビット
は、ＦＥＴ Ｑｌが十分に導通し、がっＦＥＴ Ｃ２が
ターン−オフする際に論理”１１＋（これも以後単に１
”′として示す）となるように定める。
トは、ＦＥＴ Ｑｌがターン−オフし、がっＦＥＴ Ｃ
２が完全に導通ずる際に論理“ｏ′″（以後単に“０″
として示す）となるべく定める。また上記データビット
は、ＦＥＴ Ｑｌが十分に導通し、がっＦＥＴ Ｃ２が
ターン−オフする際に論理”１１＋（これも以後単に１
”′として示す）となるように定める。
なお、上記データビットは上述した場合とは逆に定義し
ても良いことは勿論である。ｖＤＤ給電源の電圧が、例
えば給電源の遮断により０ボルトに低下するように、成
る特定レベル以下に降下する際には常Ｇこ記憶位置２１
におけるビットが°′蒸発″する。
ても良いことは勿論である。ｖＤＤ給電源の電圧が、例
えば給電源の遮断により０ボルトに低下するように、成
る特定レベル以下に降下する際には常Ｇこ記憶位置２１
におけるビットが°′蒸発″する。
セル２０は可変−スレッショルド−フローティ−ンク−
’ｆ −） ＦＥＴ Ｃ８がら成る不平衡不揮発性記憶
位置２２を包含しており、このＦＥＴ Ｃ３のソースＳ
８はＦＥＴ Ｑｌのドレインに、絶縁ゲート電極Ｇ３は
ＦＦＪＴ Ｃ２のドレインにそれぞれ接続する。ＦＥＴ
Ｃ８は単一の７０一テイングーゲート重極Ｆ３を有して
おり、この電極は電気的に絶縁性の材料がら成る薄層に
よってソースｓ８とは分離させる。なお前記絶縁薄層の
最小厚さは５０〜２００オングストロームの範囲内の値
とする。このような７０−ティンク−１’−）？１Ｅｔ
ｉＦ８は１ｉ’ＥＴ Ｑ、３のスレッショルド電圧を電
気的に変更させることができる。
’ｆ −） ＦＥＴ Ｃ８がら成る不平衡不揮発性記憶
位置２２を包含しており、このＦＥＴ Ｃ３のソースＳ
８はＦＥＴ Ｑｌのドレインに、絶縁ゲート電極Ｇ３は
ＦＦＪＴ Ｃ２のドレインにそれぞれ接続する。ＦＥＴ
Ｃ８は単一の７０一テイングーゲート重極Ｆ３を有して
おり、この電極は電気的に絶縁性の材料がら成る薄層に
よってソースｓ８とは分離させる。なお前記絶縁薄層の
最小厚さは５０〜２００オングストロームの範囲内の値
とする。このような７０−ティンク−１’−）？１Ｅｔ
ｉＦ８は１ｉ’ＥＴ Ｑ、３のスレッショルド電圧を電
気的に変更させることができる。
ＦＥＴ Ｃ８のスレッショルド電圧ＶＴは、絶縁ゲート
電極Ｇ３からソースｓ８に与えられる電圧Ｖ８ＧＳが適
当に増大されて、電子がソースｓ３からフローティング
電極Ｆ３へと突き抜けるようになると大きくなる。同様
にＦＥＴ Ｃ８のスレッショルド電圧ＶＴは、ソースｓ
３がらゲート電極Ｇ３に与えられる電圧ｖ８ＳＧが適当
に増大されて、電子がフローティング−ゲートＦ３がら
ソースｓ３へと突き抜けるようになると減少する。通常
は電圧ｖ８Ｇｓまたはｖ３８Ｇを１０ボルト以上に上昇
させると、薄い絶縁層が８０オングストロームの好適最
小厚さを有する場合に、この薄い絶縁層を紅で電子が突
き抜けるようにする必要がある。ゲート電極Ｆ８および
Ｑ８は別の電気絶縁材料層によって互いに分離させる。
電極Ｇ３からソースｓ８に与えられる電圧Ｖ８ＧＳが適
当に増大されて、電子がソースｓ３からフローティング
電極Ｆ３へと突き抜けるようになると大きくなる。同様
にＦＥＴ Ｃ８のスレッショルド電圧ＶＴは、ソースｓ
３がらゲート電極Ｇ３に与えられる電圧ｖ８ＳＧが適当
に増大されて、電子がフローティング−ゲートＦ３がら
ソースｓ３へと突き抜けるようになると減少する。通常
は電圧ｖ８Ｇｓまたはｖ３８Ｇを１０ボルト以上に上昇
させると、薄い絶縁層が８０オングストロームの好適最
小厚さを有する場合に、この薄い絶縁層を紅で電子が突
き抜けるようにする必要がある。ゲート電極Ｆ８および
Ｑ８は別の電気絶縁材料層によって互いに分離させる。
なお、この絶縁材料層は十分厚くして、電圧Ｖ３Ｇｓま
たはｖ８ＳＧが１０ボルト以上に上昇する場合でもゲー
ト電極Ｆ３と０３との間にて電子が突き抜けないように
する。ＦＥＴ Ｑ３の絶縁ゲートＧ３に対するＷｌＬ比
は３／１５とし、かつフローテイングーゲー） Ｆ８に
対するＷ／Ｌは３／１７とする。
たはｖ８ＳＧが１０ボルト以上に上昇する場合でもゲー
ト電極Ｆ３と０３との間にて電子が突き抜けないように
する。ＦＥＴ Ｑ３の絶縁ゲートＧ３に対するＷｌＬ比
は３／１５とし、かつフローテイングーゲー） Ｆ８に
対するＷ／Ｌは３／１７とする。
ＦＥＴ Ｑ８の■、が十分な負値を呈し、”ＤＤ給電源
の電圧がＶＤＤ工の間このＦＥＴがターン−オンしてい
る場合には、（ＦＥＴ Ｑ３によって表わされる）不揮
発性記憶位置２２は０“′１扁理状独にある。同様に、
ＦＥＴ Ｑ３のＶＴが十分な正値を呈し、ｖＤＤ給電源
の電圧が”ＤＤ□の間このＦＥＴがターン−オフしてい
る場合、不揮発性記憶位置２２は°′１″″の状態にあ
る。
の電圧がＶＤＤ工の間このＦＥＴがターン−オンしてい
る場合には、（ＦＥＴ Ｑ３によって表わされる）不揮
発性記憶位置２２は０“′１扁理状独にある。同様に、
ＦＥＴ Ｑ３のＶＴが十分な正値を呈し、ｖＤＤ給電源
の電圧が”ＤＤ□の間このＦＥＴがターン−オフしてい
る場合、不揮発性記憶位置２２は°′１″″の状態にあ
る。
、ＦＥＴＱ３のドレインは限流素子を介してｖＤＤ給電
源に結合させる。限流素子はデプリーション−モードＦ
ＥＴ Ｑ５とし、このＦＥＴのソースおよびゲート電極
はＦＥＴ Ｑ８のドレインＤ３に共通に接続し、ＦＥＴ
Ｑ５のドレインは■ＤＤ給電源に接続する。
源に結合させる。限流素子はデプリーション−モードＦ
ＥＴ Ｑ５とし、このＦＥＴのソースおよびゲート電極
はＦＥＴ Ｑ８のドレインＤ３に共通に接続し、ＦＥＴ
Ｑ５のドレインは■ＤＤ給電源に接続する。
ＦＥＴ Ｑ５のＷ／Ｌ比は２／８とし、かつこのＦＥＴ
のスレッショルド電圧ｖＴは−０，４１ボルトとする。
のスレッショルド電圧ｖＴは−０，４１ボルトとする。
ＦＥＴ Ｑ５はｖＤＤ給電源がセル２０に電力を供給し
ている限り絶えずターン−オンしている。ｌｉ’ＥＴ
Ｑ５はそれが約１μＡの電流に対して十分に導通すると
、供給電圧ｖＤＤのレベルに無関係にＦ’ＥＴ Ｑ３に
流れる電流を制限する。各ＦＥＴ ＱｌおよびＱ２には
斯かる電流の１００倍以上の電流を適応させることがで
きるため”ＤＤ供給電圧が５ボルトの場合、ＦＥＴ Ｑ
８のオン／オフ状態は揮発性位置２１の論理状態に細管
悪影響を及ぼさない。
ている限り絶えずターン−オンしている。ｌｉ’ＥＴ
Ｑ５はそれが約１μＡの電流に対して十分に導通すると
、供給電圧ｖＤＤのレベルに無関係にＦ’ＥＴ Ｑ３に
流れる電流を制限する。各ＦＥＴ ＱｌおよびＱ２には
斯かる電流の１００倍以上の電流を適応させることがで
きるため”ＤＤ供給電圧が５ボルトの場合、ＦＥＴ Ｑ
８のオン／オフ状態は揮発性位置２１の論理状態に細管
悪影響を及ぼさない。
外部回路における一対のＦＥＴ Ｑ７およびＱ８のゲー
ト電極に供給されるアクセス信号φえは、読取り／書込
み操作に対するセル２０へのアクセスを制御する。ＦＥ
Ｔ Ｑ７の一方のソース／ドレイン素子ＳＤ７はライン
２３によってノードＮ１を経てＦＥＴ Ｑ２のゲート電
極に接続する。同様に、ＦＥＴＱ８の一方のソース／ド
レイン素子Ｓ、Ｄ８もライン２４によって７−ドＮ２を
経てＦＥＴ Ｑｌのゲート電極に接続する。各ＦＥＴ
Ｑ７またはＱ８のＷ／Ｌはいずれも８／３とする。
ト電極に供給されるアクセス信号φえは、読取り／書込
み操作に対するセル２０へのアクセスを制御する。ＦＥ
Ｔ Ｑ７の一方のソース／ドレイン素子ＳＤ７はライン
２３によってノードＮ１を経てＦＥＴ Ｑ２のゲート電
極に接続する。同様に、ＦＥＴＱ８の一方のソース／ド
レイン素子Ｓ、Ｄ８もライン２４によって７−ドＮ２を
経てＦＥＴ Ｑｌのゲート電極に接続する。各ＦＥＴ
Ｑ７またはＱ８のＷ／Ｌはいずれも８／３とする。
ＦＥＴ Ｑ７およびＱ８を経てセル２ｏで読取り／書込
み操作を行なうには多数の回路の内の何れかのものを利
用することができ、その読取り／書込み回路の適当な例
を第１図に示しである。
み操作を行なうには多数の回路の内の何れかのものを利
用することができ、その読取り／書込み回路の適当な例
を第１図に示しである。
この例ではＦＥＴ ＱｌおよびＱ２の数倍の大きさの一
対のＦＥＴ Ｑ９およびＱ１０をｖｓｓ電源とＦＥＴ
Ｑ７の他方のソース／ドレイン素子ＤＳ７との間および
ｖｓｓ 電源とＦＥＴ Ｑ８の他方のソース／ドレイン
素子ＤＳ８との間にそれぞれ接続する。ＦＥＴ Ｑ９お
よびＱｌ（＋はそれぞれデータ信号九および鞘によって
制御する。またこれらのＦＥＴ Ｑ９およびＱＩＯハ抵
抗性接続したテプリーションーモードＦＥＴ Ｑｌｌお
よびＱ１２をそれぞれ介してほぼ一定の５．０ボルトの
ＶＤＤＩ供給電圧源からの電流を受電する。
対のＦＥＴ Ｑ９およびＱ１０をｖｓｓ電源とＦＥＴ
Ｑ７の他方のソース／ドレイン素子ＤＳ７との間および
ｖｓｓ 電源とＦＥＴ Ｑ８の他方のソース／ドレイン
素子ＤＳ８との間にそれぞれ接続する。ＦＥＴ Ｑ９お
よびＱｌ（＋はそれぞれデータ信号九および鞘によって
制御する。またこれらのＦＥＴ Ｑ９およびＱＩＯハ抵
抗性接続したテプリーションーモードＦＥＴ Ｑｌｌお
よびＱ１２をそれぞれ介してほぼ一定の５．０ボルトの
ＶＤＤＩ供給電圧源からの電流を受電する。
データをセル２０に書込むには、データ信号φＬおよび
φＲの何れか一方の値を、このデータ信号に関連するＦ
ＥＴ Ｑ９またはＱＩＯのスレッショルド電圧７７以上
の適当な値に整定して上記関連するＦＥＴＱ９またはＱ
ＩＯを十分に導通させると共に、データ信号九およびφ
Ｒの内の他方のデータ信号の値を、このデータ信号に関
連する他のＦＥＴ ＱＩＯまたはＱ９の■Ｔ以下の適当
な値に整定して上記ＦＥＴの何れが一方を非導通状態に
維持せしめるようにする。この場合、十分に導通ずるＦ
ＥＴ Ｑ９またはＱＩＯのドレイン電圧は０ボルト程度
の低い値となり、また非導通状態にあるＦＥＴ ＱＩＯ
またはＱ９のドレイン電圧は約５ボルト程度の高レベル
となる。ついでアクセス信号へか５ボルトにまで上昇す
るとＦＥＴＱ７およびＱ８がターン−オンする。従って
、ＦＥＴＱ９およびＱＩＯのドレインにおける低および
高電圧がＦＥＴ ＱｌおよびＱ２のゲート電極に伝達さ
れる。
φＲの何れか一方の値を、このデータ信号に関連するＦ
ＥＴ Ｑ９またはＱＩＯのスレッショルド電圧７７以上
の適当な値に整定して上記関連するＦＥＴＱ９またはＱ
ＩＯを十分に導通させると共に、データ信号九およびφ
Ｒの内の他方のデータ信号の値を、このデータ信号に関
連する他のＦＥＴ ＱＩＯまたはＱ９の■Ｔ以下の適当
な値に整定して上記ＦＥＴの何れが一方を非導通状態に
維持せしめるようにする。この場合、十分に導通ずるＦ
ＥＴ Ｑ９またはＱＩＯのドレイン電圧は０ボルト程度
の低い値となり、また非導通状態にあるＦＥＴ ＱＩＯ
またはＱ９のドレイン電圧は約５ボルト程度の高レベル
となる。ついでアクセス信号へか５ボルトにまで上昇す
るとＦＥＴＱ７およびＱ８がターン−オンする。従って
、ＦＥＴＱ９およびＱＩＯのドレインにおける低および
高電圧がＦＥＴ ＱｌおよびＱ２のゲート電極に伝達さ
れる。
これによりＦＥＴ ＱｌおよびＱ２の何れが一方がター
ン−オンし、他方がターン−オフする。特に、信号φＬ
が０ボルトで、しかも信号φＲが５ボルトの、場合には
°′０″が揮発性記憶位置２１に書込まれて、ＦＥＴ
Ｑｌはターン−オフし、かつＦＥＴ Ｑ２はターン−オ
ンする。信号φＬおよびφＲの電圧が上述した場合とは
逆となる場合には°“１′′が記憶位置２１に書込まれ
る。ＦＥＴ ＱｌｌおよびＱ１２は、負荷Ｒ１およびＲ
２と導通状態にあるＦＥＴ Ｑ８を経てノードＮ１およ
びＮ２に供給される電流の多数倍の電流を伝送し得るた
め、このＦＥＴ Ｑ３のオン／オフ状態は書込み動作の
期間中Ｇこ記憶位置２１にて達成される論理状態には侮
辱影響を及ぼさない。
ン−オンし、他方がターン−オフする。特に、信号φＬ
が０ボルトで、しかも信号φＲが５ボルトの、場合には
°′０″が揮発性記憶位置２１に書込まれて、ＦＥＴ
Ｑｌはターン−オフし、かつＦＥＴ Ｑ２はターン−オ
ンする。信号φＬおよびφＲの電圧が上述した場合とは
逆となる場合には°“１′′が記憶位置２１に書込まれ
る。ＦＥＴ ＱｌｌおよびＱ１２は、負荷Ｒ１およびＲ
２と導通状態にあるＦＥＴ Ｑ８を経てノードＮ１およ
びＮ２に供給される電流の多数倍の電流を伝送し得るた
め、このＦＥＴ Ｑ３のオン／オフ状態は書込み動作の
期間中Ｇこ記憶位置２１にて達成される論理状態には侮
辱影響を及ぼさない。
セル２０全問い合わせるために、慣例の股ｄ１によるセ
ンス増幅器２７を、ＦＥＴ Ｑ７およびＱ８の各ソース
／ドレイン素子ＤＳ７とＤＳ８との間に一対の接続ライ
ン２５および２６でそれぞれ接続する。
ンス増幅器２７を、ＦＥＴ Ｑ７およびＱ８の各ソース
／ドレイン素子ＤＳ７とＤＳ８との間に一対の接続ライ
ン２５および２６でそれぞれ接続する。
読取り操作の期間中には、信号φ、およびφＲが共に低
い値に整定されるため、ＦＥＴ Ｑ９およびＱＩＯはタ
ーン−オフされる。信号φＡの値が５ボルト（こ上昇す
ると、ＦＥＴ Ｑ７およびＱ８がターン−オンする。セ
ンス増幅器２７を動作させると、この増幅器はライン２
５および２６伝いに７−ドＮｌとＮ２との間の電圧差を
検出して記憶位置２１の論理状態を確定する。
い値に整定されるため、ＦＥＴ Ｑ９およびＱＩＯはタ
ーン−オフされる。信号φＡの値が５ボルト（こ上昇す
ると、ＦＥＴ Ｑ７およびＱ８がターン−オンする。セ
ンス増幅器２７を動作させると、この増幅器はライン２
５および２６伝いに７−ドＮｌとＮ２との間の電圧差を
検出して記憶位置２１の論理状態を確定する。
ＦＥＴ Ｑ７およびＱ８をターン−オフさせて、セル２
０を外部回路から分離させる場合、データビットはつぎ
のようにして記憶位置２１と２２との間に転送される。
０を外部回路から分離させる場合、データビットはつぎ
のようにして記憶位置２１と２２との間に転送される。
ｖＤＤは最初はその通常値ｖＤＤよ（５ボルト）にある
。ＦＥＴ Ｑ３は、それが不揮発性記憶位置位置２２に
対する以前のブ四グラミング・サイクルで如何様にプロ
グラムされたかに応じてターン−オンしたり、ま・たは
ターン−オフしたりすることができる。
。ＦＥＴ Ｑ３は、それが不揮発性記憶位置位置２２に
対する以前のブ四グラミング・サイクルで如何様にプロ
グラムされたかに応じてターン−オンしたり、ま・たは
ターン−オフしたりすることができる。
先ず、１ｉｌ１発性記憶位置２１が、ＦＥＴ Ｑｌがタ
ーン−オフしており、かつＦＥＴ Ｑ２がターン−オン
している場合の＋＋ Ｏ＋＋を包含する場合につき考察
する。この際、ノードＮ１の電圧は５ボルトであり、ま
たノードＮ２の電圧は０ボルトであるため、電圧ｖ８Ｓ
Ｃは５ボルトとなる。この電圧はフローティング−ゲー
トＦ３とソースＳ３との間に電子を突き抜けさせるには
不十分である。
ーン−オフしており、かつＦＥＴ Ｑ２がターン−オン
している場合の＋＋ Ｏ＋＋を包含する場合につき考察
する。この際、ノードＮ１の電圧は５ボルトであり、ま
たノードＮ２の電圧は０ボルトであるため、電圧ｖ８Ｓ
Ｃは５ボルトとなる。この電圧はフローティング−ゲー
トＦ３とソースＳ３との間に電子を突き抜けさせるには
不十分である。
そこで供給電圧ｖＤＤの電圧レベルを２０〜４０ミリ秒
の間２０ボルトの高レベルｖＤＤ２にまで上昇させる。
の間２０ボルトの高レベルｖＤＤ２にまで上昇させる。
これにより°“０″が記憶位置２２に書込まれる。特に
、ＦＥＴ Ｑｌは、電流が抵抗Ｒ１を経て流れ、かつＦ
ＥＴ Ｑ８がターン−オンしている場合に、このＦＥＴ
Ｑ８を経て電流が流れてノードＮ１の電圧を２０ボル
トにするので、オフ状態のままとなる。これにより、Ｆ
ＥＴ Ｑ２は抵抗Ｒ２を経て多量の電流を引込むので、
このＦＥＴＱ２は一層確実にターン−オンする。この際
ノードＮ２の電位は０ボルトのままである。これにより
電圧■８ｓＧは２゜ボルトに上昇し、この電圧によりフ
ローティング・ゲートＦ８に約５ボルトの電圧が誘起さ
れる。ゲ−） Ｆ３が記憶位置２１に関する以前のプラ
グラミングサイクルから残っている適当な正電荷を予し
め含んでいない場合には、ソースｓ３とゲートＦ３との
間における１５ボルトの電位差によってゲートＦ３から
薄い酸化物層を経てソースｓ８へと電子が突き抜けて、
グー） Ｆ８における正電荷が放出される。これにより
、ＦＥＴ Ｑ３のスレッショルド電圧■Ｔは約−５ボル
トまでＧこ降下する。ＦＥＴ Ｑａ・が予じめターン−
オンされていない場合には、このＦＥＴ Ｑ３がターン
−オンして ＋＋ ｏＩ＋を不揮発性記憶位置２２に整
定する。
、ＦＥＴ Ｑｌは、電流が抵抗Ｒ１を経て流れ、かつＦ
ＥＴ Ｑ８がターン−オンしている場合に、このＦＥＴ
Ｑ８を経て電流が流れてノードＮ１の電圧を２０ボル
トにするので、オフ状態のままとなる。これにより、Ｆ
ＥＴ Ｑ２は抵抗Ｒ２を経て多量の電流を引込むので、
このＦＥＴＱ２は一層確実にターン−オンする。この際
ノードＮ２の電位は０ボルトのままである。これにより
電圧■８ｓＧは２゜ボルトに上昇し、この電圧によりフ
ローティング・ゲートＦ８に約５ボルトの電圧が誘起さ
れる。ゲ−） Ｆ３が記憶位置２１に関する以前のプラ
グラミングサイクルから残っている適当な正電荷を予し
め含んでいない場合には、ソースｓ３とゲートＦ３との
間における１５ボルトの電位差によってゲートＦ３から
薄い酸化物層を経てソースｓ８へと電子が突き抜けて、
グー） Ｆ８における正電荷が放出される。これにより
、ＦＥＴ Ｑ３のスレッショルド電圧■Ｔは約−５ボル
トまでＧこ降下する。ＦＥＴ Ｑａ・が予じめターン−
オンされていない場合には、このＦＥＴ Ｑ３がターン
−オンして ＋＋ ｏＩ＋を不揮発性記憶位置２２に整
定する。
ついで、供給電圧■ＤＤを０−ボルトのｖｓｓレベルに
まで降下させて、セル２０への電力の供給を遮断せしめ
る。この際ＦＥＴ ＱｌおよびＱ２はいずれもターン−
オフし、記憶位置２１における°＋ Ｏｎは°゛蒸発°
′する。しかし、給電停止中に７０−テイングーゲー）
Ｆ８には正電荷が留まり、記憶位置２２の状態を°′
０°″に維持することができる。
まで降下させて、セル２０への電力の供給を遮断せしめ
る。この際ＦＥＴ ＱｌおよびＱ２はいずれもターン−
オフし、記憶位置２１における°＋ Ｏｎは°゛蒸発°
′する。しかし、給電停止中に７０−テイングーゲー）
Ｆ８には正電荷が留まり、記憶位置２２の状態を°′
０°″に維持することができる。
将来いつか供給電圧Ｖ を５ボルトのｖＤＤ０しＤ
ベルにまで戻して、電力を復帰させると、ノードＮ２の
電圧はＦＥＴ Ｑ３が現時点に有している負のスレッシ
ョルド電圧ｖＴよりも大きい０ボルトがら上昇し始める
。これによりＦＥＴ Ｑ３が極めて迅速にターン−オン
して、ノードＮ１の電流を約１μＡにする。最初は抵抗
Ｒ１によりノードＮ１の電流が約１０ ｎＡとなり、ま
た抵抗Ｒ２によりノードＮ２の電流が約１００ ｎＡと
なる。キャパシタンスｃ１およびＣ２は、いずれもノー
ドＮ１およびＮ２の電圧が上昇すると充電し始める。し
かし、抵抗Ｒ１およびＦＥＴ Ｑ３を経てノードＮ１に
供給される総電流は抵抗Ｒ２を経てノードＮ２に供給さ
れる電流よりも約１０倍大きくなる。従って、キャパシ
タンスＣ１はキャパシタンスＣ２よりも約１０倍速い速
度で充電する。この場合、ノードＮ１の電圧はＦＥＴ
Ｑ２の０゜８ボルトのスレッショルド電圧ｖＴに達し＼
このＦＥＴ Ｑ２はＸノードＮ２の電圧がＦＥＴ Ｑｌ
の０．８ボルトのスレッショルド電圧−ｖＴ（こ達する
前にターン−オンする。ＦＥＴ Ｑ２がターン−オンす
ると、これはノードＮ２の電圧を下げて、ＦＥＴＱｌを
ターン−オフさせる。ノードＮｌは５ボルトにまで上昇
し続けて記憶位置２１に“０”をラッチさせるため、こ
の記憶位置は元の論理状態に復帰したことになる。
電圧はＦＥＴ Ｑ３が現時点に有している負のスレッシ
ョルド電圧ｖＴよりも大きい０ボルトがら上昇し始める
。これによりＦＥＴ Ｑ３が極めて迅速にターン−オン
して、ノードＮ１の電流を約１μＡにする。最初は抵抗
Ｒ１によりノードＮ１の電流が約１０ ｎＡとなり、ま
た抵抗Ｒ２によりノードＮ２の電流が約１００ ｎＡと
なる。キャパシタンスｃ１およびＣ２は、いずれもノー
ドＮ１およびＮ２の電圧が上昇すると充電し始める。し
かし、抵抗Ｒ１およびＦＥＴ Ｑ３を経てノードＮ１に
供給される総電流は抵抗Ｒ２を経てノードＮ２に供給さ
れる電流よりも約１０倍大きくなる。従って、キャパシ
タンスＣ１はキャパシタンスＣ２よりも約１０倍速い速
度で充電する。この場合、ノードＮ１の電圧はＦＥＴ
Ｑ２の０゜８ボルトのスレッショルド電圧ｖＴに達し＼
このＦＥＴ Ｑ２はＸノードＮ２の電圧がＦＥＴ Ｑｌ
の０．８ボルトのスレッショルド電圧−ｖＴ（こ達する
前にターン−オンする。ＦＥＴ Ｑ２がターン−オンす
ると、これはノードＮ２の電圧を下げて、ＦＥＴＱｌを
ターン−オフさせる。ノードＮｌは５ボルトにまで上昇
し続けて記憶位置２１に“０”をラッチさせるため、こ
の記憶位置は元の論理状態に復帰したことになる。
記憶位置２１が初めから” １″″を含んでいる逆の状
態におけるメモリセルの動作は上述した場合と同様であ
る。この場合には、ノードＮ１は最初０ボルトで、ノー
ドＮ２は最初５ボルトである。電圧ｖ８ＧＳも５ボルト
である。供給電圧■ＤＤを２０ボルトにパルス化すると
、ノードＮ１のｉｌＥはｏボルトのままであるが、／−
ドＮ２の電圧は２０ボルトに上昇する。ＦＥＴ Ｑ２は
ターン−オフしたままであり、かつＦＥＴ Ｑｌは抵抗
Ｒ１を経て与えられる増大電流を受入れるべく確実にタ
ーン−オンする。電圧ｖ８Ｇｓは２０ボルトに上昇し、
グー）Ｆ３に約１５ボルトの電圧を誘起させる。このゲ
ートＦ３が以前のプログラミング−サイクルにより予じ
め負に帯電されていなければ、ソースＳ３から薄い酸化
物層を経てグー） ＦＢに突き抜ける電子がこのゲート
を負に帯電し、ＦＥＴ Ｑ、３のスレッショルド電圧Ｖ
Ｔは約６．５ボルトに増大する。ＦＥＴＱ３が既にター
ン−オフされていなければ、この時点にＦＥＴ Ｑ３が
ターン−オフして、記憶位置２２は°“１ ＋＋になる
。
態におけるメモリセルの動作は上述した場合と同様であ
る。この場合には、ノードＮ１は最初０ボルトで、ノー
ドＮ２は最初５ボルトである。電圧ｖ８ＧＳも５ボルト
である。供給電圧■ＤＤを２０ボルトにパルス化すると
、ノードＮ１のｉｌＥはｏボルトのままであるが、／−
ドＮ２の電圧は２０ボルトに上昇する。ＦＥＴ Ｑ２は
ターン−オフしたままであり、かつＦＥＴ Ｑｌは抵抗
Ｒ１を経て与えられる増大電流を受入れるべく確実にタ
ーン−オンする。電圧ｖ８Ｇｓは２０ボルトに上昇し、
グー）Ｆ３に約１５ボルトの電圧を誘起させる。このゲ
ートＦ３が以前のプログラミング−サイクルにより予じ
め負に帯電されていなければ、ソースＳ３から薄い酸化
物層を経てグー） ＦＢに突き抜ける電子がこのゲート
を負に帯電し、ＦＥＴ Ｑ、３のスレッショルド電圧Ｖ
Ｔは約６．５ボルトに増大する。ＦＥＴＱ３が既にター
ン−オフされていなければ、この時点にＦＥＴ Ｑ３が
ターン−オフして、記憶位置２２は°“１ ＋＋になる
。
つぎの給電停止時にはグー） Ｆ３に負電荷が留まる。
供給電圧ｖＤＤを５ボルトに復帰させると、ノードＮ１
およびＮ２の電圧が上昇し始める。しかし、ノードＮ２
の電圧はＦＥＴ Ｑ８の６．５ボルトのスレッショルド
電圧７１以上には上昇し得ないため、ＦＥＴ Ｑ８はタ
ーン−オフしたままである。
およびＮ２の電圧が上昇し始める。しかし、ノードＮ２
の電圧はＦＥＴ Ｑ８の６．５ボルトのスレッショルド
電圧７１以上には上昇し得ないため、ＦＥＴ Ｑ８はタ
ーン−オフしたままである。
最初は抵抗Ｒ１がノードＮｌに約１０ ｎＡの電流を供
給する。同様に、抵抗Ｒ２も最初はノードＮ２に約１０
０ ｎＡの電流を供給する。抵抗Ｒ２を経てノードＮ２
に供給される電流は抵抗Ｒ１を経て／−ドＮ１に供給さ
れる電流よりも約１０倍大きいので、キャパシタンスＣ
２はキャパシタンス０１よリモ約１０倍速く充電される
。従って、ノードＮ２の電圧は、ノードＮ１の電圧がＦ
ＥＴ Ｑ２のＶＴに達する以前ニＦＥＴ Ｑｌ ノＶ、
ｂ＝達し、ＦＥＴ Ｑｌ ヲタ−ンーオンさせる。Ｆ
ＥＴ Ｑｌがターン−メンｒると、これが電流を引込む
のでノードＮ１の′４庄が低下しミＦＥＴ Ｑ２をター
ン−オフさせる。ノードＮ２の電圧は５ボルトまで上昇
し続けて記憶位置２１を元の＋＋ Ｉ ＋＋にランチす
る。
給する。同様に、抵抗Ｒ２も最初はノードＮ２に約１０
０ ｎＡの電流を供給する。抵抗Ｒ２を経てノードＮ２
に供給される電流は抵抗Ｒ１を経て／−ドＮ１に供給さ
れる電流よりも約１０倍大きいので、キャパシタンスＣ
２はキャパシタンス０１よリモ約１０倍速く充電される
。従って、ノードＮ２の電圧は、ノードＮ１の電圧がＦ
ＥＴ Ｑ２のＶＴに達する以前ニＦＥＴ Ｑｌ ノＶ、
ｂ＝達し、ＦＥＴ Ｑｌ ヲタ−ンーオンさせる。Ｆ
ＥＴ Ｑｌがターン−メンｒると、これが電流を引込む
のでノードＮ１の′４庄が低下しミＦＥＴ Ｑ２をター
ン−オフさせる。ノードＮ２の電圧は５ボルトまで上昇
し続けて記憶位置２１を元の＋＋ Ｉ ＋＋にランチす
る。
第２動作モードでは、供給電圧ｖＤＤを再び２０〜４０
ｍ５ｅｃ の間５〜２０ボルトにパルス化して、揮
発性記憶位置２１の論理状態を不揮発性記憶位Ｍ２２へ
と移行（プログラム）させる。この場合にはセル２０へ
の給電を遮断する代りに、供給電圧”ＤＤを５ボルトに
復帰させる。元の論理状態は記憶位置２１に留まる。一
群のセル２０から成るメモリでは、多数の記憶位置２１
から成る部分を°°作業用”メモリとして用いることが
でき、このメモリのデータは任意所望な方法で変えるこ
とができる。メモリに書込まれた元のデータが必要とさ
れる場合には、この情報を多数の記憶位置２２から成る
゛固定゛″メモリから呼戻すことができる。
ｍ５ｅｃ の間５〜２０ボルトにパルス化して、揮
発性記憶位置２１の論理状態を不揮発性記憶位Ｍ２２へ
と移行（プログラム）させる。この場合にはセル２０へ
の給電を遮断する代りに、供給電圧”ＤＤを５ボルトに
復帰させる。元の論理状態は記憶位置２１に留まる。一
群のセル２０から成るメモリでは、多数の記憶位置２１
から成る部分を°°作業用”メモリとして用いることが
でき、このメモリのデータは任意所望な方法で変えるこ
とができる。メモリに書込まれた元のデータが必要とさ
れる場合には、この情報を多数の記憶位置２２から成る
゛固定゛″メモリから呼戻すことができる。
これは各セル２０のＦＥＴ Ｑ７およびＱ８をターン−
オフさせ、供給電圧ｖＤＤを２０〜４０ ｍ５ｅＣの間
０ボルトに降下させ、ついでその供給電圧を５ボルト（
こ戻ずことにより達成される。上述したような事象は供
給電圧ｖＤＤを０ボルトから５ボルトにまで上昇させる
場合の第１モードの場合にも各セル２０にて起生じて、
元のデータを復帰させるようになる。
オフさせ、供給電圧ｖＤＤを２０〜４０ ｍ５ｅＣの間
０ボルトに降下させ、ついでその供給電圧を５ボルト（
こ戻ずことにより達成される。上述したような事象は供
給電圧ｖＤＤを０ボルトから５ボルトにまで上昇させる
場合の第１モードの場合にも各セル２０にて起生じて、
元のデータを復帰させるようになる。
第２図は第１図に示す外部回路と共に使用し得る池の双
安定メモリセル３０の例を示し、こ＼に第１図における
素子と同一素子を示すものには同一符号を付して示しで
ある。メモリセル３０は揮発性記憶位置３１と、この記
憶位置に対する平衡負荷回路と、平衡不揮発性記憶位置
３２とをもって構成する。揮発性記憶装置３１は前例の
記憶位置２１と同様に構成され、かつライン２３および
２４によって第１図に示す外部回路に接続されるＦＥＴ
ＱｌおよびＱ２をもって構成する。記憶位置８１にお
けるＦＥＴ ＱｌおよびＱ２も記憶位置２１におけるも
のと同一寸法とし、かつこれらＦＥＴ ＱｌおよびＱ２
のスレッショルド電圧ｖＴも記憶位置２１におけるＦＥ
Ｔのそれと同じとする。
安定メモリセル３０の例を示し、こ＼に第１図における
素子と同一素子を示すものには同一符号を付して示しで
ある。メモリセル３０は揮発性記憶位置３１と、この記
憶位置に対する平衡負荷回路と、平衡不揮発性記憶位置
３２とをもって構成する。揮発性記憶装置３１は前例の
記憶位置２１と同様に構成され、かつライン２３および
２４によって第１図に示す外部回路に接続されるＦＥＴ
ＱｌおよびＱ２をもって構成する。記憶位置８１にお
けるＦＥＴ ＱｌおよびＱ２も記憶位置２１におけるも
のと同一寸法とし、かつこれらＦＥＴ ＱｌおよびＱ２
のスレッショルド電圧ｖＴも記憶位置２１におけるＦＥ
Ｔのそれと同じとする。
第２図の負荷回路は第１図の抵抗Ｒ１およびＲ２と同、
様に構成される抵抗Ｒ３およびＲ４で構成する。
様に構成される抵抗Ｒ３およびＲ４で構成する。
しかし、この場合には抵抗Ｒ３およびＲ４の抵抗値をほ
ぼ同じとし、各々約５００ＭΩとする。
ぼ同じとし、各々約５００ＭΩとする。
不揮発性記憶位置８２は、第１図の場合と同様に接続さ
れる可変−スレッショルドＦＥＴ Ｑ８および限流ＦＥ
Ｔ Ｑ５以外に、別の可変−スレッショルドＦＥＴ Ｑ
４およびこれに関連する限流素子を包含している。ＦＥ
Ｔ Ｑ４はＦＥＴ Ｑ８とほぼ同じとし、このＦＥＴ
Ｑ４も同様に、その絶縁ゲート電極Ｇ４のＷ／Ｌ 比を
８／１５とし、かつその単一フローティング電極Ｆ４の
Ｗ／Ｌ比を３／１７とする。ＦＥＴ Ｑｌのドレインは
ＦＥＴ Ｑ４のグー）［極Ｇ４に接続し、またＦＥＴ
Ｑ４のソースＳ４はＦＥＴ Ｑ２のドレインに接続する
。フローティング−ゲートＦ４とソースＳ４はＦＥＴ
Ｑ８の絶縁薄層と同じ厚さのＩＢＺ的絶縁材料製の薄層
によって分離させて、ＦＥＴ Ｑ４のスレッショルド電
圧ＶＴを電気的に変更し得るようにする。ゲート電極Ｇ
４からソースＳ４に供給される電圧ｖ４ＧＳが適当に増
大してソースＳ４からフローティング−ゲートＦ４へと
電子が突き抜けると、ＦＥＴ Ｑ４のｖＴが増大し、ま
た、ソースＳ４からゲート電極Ｇ４に供給される電圧ｖ
４ＳＧが適当に増大して、電子がソースＳ４へ逆に突き
抜けると、ＦＥＴＱ４のＶ、は減少する。
れる可変−スレッショルドＦＥＴ Ｑ８および限流ＦＥ
Ｔ Ｑ５以外に、別の可変−スレッショルドＦＥＴ Ｑ
４およびこれに関連する限流素子を包含している。ＦＥ
Ｔ Ｑ４はＦＥＴ Ｑ８とほぼ同じとし、このＦＥＴ
Ｑ４も同様に、その絶縁ゲート電極Ｇ４のＷ／Ｌ 比を
８／１５とし、かつその単一フローティング電極Ｆ４の
Ｗ／Ｌ比を３／１７とする。ＦＥＴ Ｑｌのドレインは
ＦＥＴ Ｑ４のグー）［極Ｇ４に接続し、またＦＥＴ
Ｑ４のソースＳ４はＦＥＴ Ｑ２のドレインに接続する
。フローティング−ゲートＦ４とソースＳ４はＦＥＴ
Ｑ８の絶縁薄層と同じ厚さのＩＢＺ的絶縁材料製の薄層
によって分離させて、ＦＥＴ Ｑ４のスレッショルド電
圧ＶＴを電気的に変更し得るようにする。ゲート電極Ｇ
４からソースＳ４に供給される電圧ｖ４ＧＳが適当に増
大してソースＳ４からフローティング−ゲートＦ４へと
電子が突き抜けると、ＦＥＴ Ｑ４のｖＴが増大し、ま
た、ソースＳ４からゲート電極Ｇ４に供給される電圧ｖ
４ＳＧが適当に増大して、電子がソースＳ４へ逆に突き
抜けると、ＦＥＴＱ４のＶ、は減少する。
ＦＥＴ Ｑ８のｖＴがこのＦＥＴをターン・オンぎせる
のに十分な負値を呈し、かつＦＥＴ Ｑ４のｖＴがこの
ＦＥＴをターン・オフさせるのに十分な正値を呈し、ま
た供給電圧ＶＤＤ ’ｐ’ ”ＤＤ□であるとする場合
には（ＦＥＴ Ｑ３およびＱ４によって表わされる）不
揮発性記憶位置８２が°゛０”′状態となる。これに対
し、ＦＥＴ Ｑ、３のｖＴがこのＦＥＴ Ｑ３をターン
・オフさせるのに十分な正値を呈し、かつＦＥＴ Ｑ４
のｖＴがこのＦＥＴをターン・オンさせるのに十分な負
値を呈し、また供給電圧ｖＤＤがｖ、Ｄ□である場合に
は不揮発性記憶位置３２は逆の状態となる０ ＦＥＴ Ｑ４に対する限が）素子はデプリーション−モ
ードのＦＥＴ Ｑ６とし、このＦＥＴのドレインは供給
電圧源ｖＤＤに接続し、ゲート電極とソースはＦＥＴ
Ｑ４のドレインＤ４に共通に接続する。ＦＥＴＱ６はＦ
ＥＴ Ｑ５とほぼ同じものとし、このＦＥＴＱ６のゲー
ト電極のＷ／Ｌ比も同様に２／８とし、かつそのスレッ
ショルド電圧■Ｔも−０，４ボルトとする。
のに十分な負値を呈し、かつＦＥＴ Ｑ４のｖＴがこの
ＦＥＴをターン・オフさせるのに十分な正値を呈し、ま
た供給電圧ＶＤＤ ’ｐ’ ”ＤＤ□であるとする場合
には（ＦＥＴ Ｑ３およびＱ４によって表わされる）不
揮発性記憶位置８２が°゛０”′状態となる。これに対
し、ＦＥＴ Ｑ、３のｖＴがこのＦＥＴ Ｑ３をターン
・オフさせるのに十分な正値を呈し、かつＦＥＴ Ｑ４
のｖＴがこのＦＥＴをターン・オンさせるのに十分な負
値を呈し、また供給電圧ｖＤＤがｖ、Ｄ□である場合に
は不揮発性記憶位置３２は逆の状態となる０ ＦＥＴ Ｑ４に対する限が）素子はデプリーション−モ
ードのＦＥＴ Ｑ６とし、このＦＥＴのドレインは供給
電圧源ｖＤＤに接続し、ゲート電極とソースはＦＥＴ
Ｑ４のドレインＤ４に共通に接続する。ＦＥＴＱ６はＦ
ＥＴ Ｑ５とほぼ同じものとし、このＦＥＴＱ６のゲー
ト電極のＷ／Ｌ比も同様に２／８とし、かつそのスレッ
ショルド電圧■Ｔも−０，４ボルトとする。
ＦＥＴ Ｑ６はセル８０が給電されている限り絶えずタ
ーン・オンしており、このＦＥＴ Ｑ６はＦＥＴ Ｑ４
に流れる電流を約１μＡに限定する。各ＦＥＴＱＩまた
はＱ２には上記電流値の１００倍以上の電流を適応させ
ることかできるため、ＦＥＴ Ｑ８およびＱ４のオン／
オフ状態は記憶位置３１の論理状態には何坪悪影響を及
ぼさない。
ーン・オンしており、このＦＥＴ Ｑ６はＦＥＴ Ｑ４
に流れる電流を約１μＡに限定する。各ＦＥＴＱＩまた
はＱ２には上記電流値の１００倍以上の電流を適応させ
ることかできるため、ＦＥＴ Ｑ８およびＱ４のオン／
オフ状態は記憶位置３１の論理状態には何坪悪影響を及
ぼさない。
セル３０はセル２０と同様に作動し、その読取および（
９込み操作は同じ方法で行なわれる。
９込み操作は同じ方法で行なわれる。
ＦＥＴ Ｑ７およびＱ８をターン・オフさせて記憶位［
３Ｎと３２との間にてデータビットを転送するには、Ｆ
ＥＴ Ｑ８およびＱ４の何れか一方をターン・オンさせ
、他方をターン・オフさせる。例えば、ＦＥＴ Ｑｌが
ターン・オフし、ＦＥＴ Ｑ２がターン・オンされて揮
発性記憶位置８１が最初＋＋ ０１１を含んでいる場合
につき先ず考察する。この場合、ノードＮ１の電圧は５
ボルトで、ノードＮ２の電圧は０ボルトである０ 成る動作モードにて供給電圧■ＤＤを２０〜４０ｍ５ｅ
ｃの間５ボルトのｖＤＤルベルから２０ボルトのｖＤＤ
２レベルにまで上昇させる。ノードＮ１の電圧はＦＥＴ
Ｃ２が一層確実にターン・オンするので２０ボルトに
まで上昇し、またノードＮ２の電圧はＯボルトのままで
あり、しかもＦＥＴ Ｑｌもターン・オフしたままであ
る。電圧ｖ３ｓＧは２０ボルトにまで上昇してフローテ
ィング・ゲートＦ３に約−５ボルトの電圧を誘起させる
。この場合、グー） Ｆａが予しめ適当に正電位に帯電
されていなければ、グー）ＦａからソースＳ３へと電子
か突き抜けてゲ−） Ｆａにおける正電荷を放出させ、
ＦＥＴ Ｃ３の■。
３Ｎと３２との間にてデータビットを転送するには、Ｆ
ＥＴ Ｑ８およびＱ４の何れか一方をターン・オンさせ
、他方をターン・オフさせる。例えば、ＦＥＴ Ｑｌが
ターン・オフし、ＦＥＴ Ｑ２がターン・オンされて揮
発性記憶位置８１が最初＋＋ ０１１を含んでいる場合
につき先ず考察する。この場合、ノードＮ１の電圧は５
ボルトで、ノードＮ２の電圧は０ボルトである０ 成る動作モードにて供給電圧■ＤＤを２０〜４０ｍ５ｅ
ｃの間５ボルトのｖＤＤルベルから２０ボルトのｖＤＤ
２レベルにまで上昇させる。ノードＮ１の電圧はＦＥＴ
Ｃ２が一層確実にターン・オンするので２０ボルトに
まで上昇し、またノードＮ２の電圧はＯボルトのままで
あり、しかもＦＥＴ Ｑｌもターン・オフしたままであ
る。電圧ｖ３ｓＧは２０ボルトにまで上昇してフローテ
ィング・ゲートＦ３に約−５ボルトの電圧を誘起させる
。この場合、グー） Ｆａが予しめ適当に正電位に帯電
されていなければ、グー）ＦａからソースＳ３へと電子
か突き抜けてゲ−） Ｆａにおける正電荷を放出させ、
ＦＥＴ Ｃ３の■。
を約−５ボルトに低下させる。同様に、電圧ｖ４ＧＳは
２０ボルトに上昇してフローティング−ゲートＦ４に約
１５ボルトの電圧を誘起させる。このグー） Ｆ４が予
じめ負電位に適当に帯電されていなければ、ソースＳ４
からグー）Ｆ４へ電子が突き抜けてグー） Ｆ４におけ
る正−味の負電荷を放出させ１ＦＩＴ Ｃ４の■Ｔを約
６．５ボルトに増大させる。この場合、ＦＥＴ Ｃ３が
ターン・オフし、またＦＥＴＣ４がターン・オンして記
憶位置３２は０°′となる。
２０ボルトに上昇してフローティング−ゲートＦ４に約
１５ボルトの電圧を誘起させる。このグー） Ｆ４が予
じめ負電位に適当に帯電されていなければ、ソースＳ４
からグー）Ｆ４へ電子が突き抜けてグー） Ｆ４におけ
る正−味の負電荷を放出させ１ＦＩＴ Ｃ４の■Ｔを約
６．５ボルトに増大させる。この場合、ＦＥＴ Ｃ３が
ターン・オフし、またＦＥＴＣ４がターン・オンして記
憶位置３２は０°′となる。
セル２０の場合と同様、供給電圧ｖＤＤを０ボルトに低
下させる。この際、揮発性記憶位置３１の°０”は蒸発
するが、ＦＥＴ Ｃ３およびＣ４はゲートＦ３およびＦ
４に蓄積された電荷を保有するため、不揮発性記憶位置
８２は給電停止中でも“０°′を維持する。
下させる。この際、揮発性記憶位置３１の°０”は蒸発
するが、ＦＥＴ Ｃ３およびＣ４はゲートＦ３およびＦ
４に蓄積された電荷を保有するため、不揮発性記憶位置
８２は給電停止中でも“０°′を維持する。
後の成る時点に供給電圧ｖＤＤを５ボルトに復帰させる
と、この電力の復帰瞬時に７−ドＮ１およびＮ２は各々
０ボルトになる。これにより負のスレッショルド電圧Ｖ
Ｔを有しているＦｍＴＱ８が導通し始めて、約１μＡの
電流をノードＮ１に与える。
と、この電力の復帰瞬時に７−ドＮ１およびＮ２は各々
０ボルトになる。これにより負のスレッショルド電圧Ｖ
Ｔを有しているＦｍＴＱ８が導通し始めて、約１μＡの
電流をノードＮ１に与える。
この際、正のスレッショルド電圧ｖＴを有してい／ＥＩ
ＦＥＴ Ｃ４ハターン・オフしたままである。抵抗Ｒ
１はノードＮ２に約１０ ｎＡの電流を供給する。
ＦＥＴ Ｃ４ハターン・オフしたままである。抵抗Ｒ
１はノードＮ２に約１０ ｎＡの電流を供給する。
これにより両キャパシタンスＣ１およびＣ２が充電し始
める。抵抗Ｒ１およびＦＥＴ Ｑａを経てノードＮ１に
供給される総電流鳳は抵抗Ｒ２を経てノードＮ２に供給
される総、電流よりも約１００倍大きいから、キャパシ
タンスＣ１はキャパシタンスＣ２よりもずっと速く充電
すれる。従って、ノードＮ１の電圧は、ノー１−Ｎ２の
電圧がＦＥＴ Ｑｌの■Ｔに到達し得ル以前ニＦＥＴ
Ｃ２（Ｄ Ｖ、 ニ達シテ、コ（７） ＦＥＴ Ｃ２ヲ
ターン・オンさせる。ＦＥＴ Ｃ２がターン・オンする
と、これはノードＮ２の電圧を０ボルトに引下げて、Ｆ
ＥＴ ｑｌをターン・メツさせる。この際揮発性記憶位
置３１は元の゛０″状態にラッチするので、ノードＮ１
の電圧は５ボルトに上昇し続ける。
める。抵抗Ｒ１およびＦＥＴ Ｑａを経てノードＮ１に
供給される総電流鳳は抵抗Ｒ２を経てノードＮ２に供給
される総、電流よりも約１００倍大きいから、キャパシ
タンスＣ１はキャパシタンスＣ２よりもずっと速く充電
すれる。従って、ノードＮ１の電圧は、ノー１−Ｎ２の
電圧がＦＥＴ Ｑｌの■Ｔに到達し得ル以前ニＦＥＴ
Ｃ２（Ｄ Ｖ、 ニ達シテ、コ（７） ＦＥＴ Ｃ２ヲ
ターン・オンさせる。ＦＥＴ Ｃ２がターン・オンする
と、これはノードＮ２の電圧を０ボルトに引下げて、Ｆ
ＥＴ ｑｌをターン・メツさせる。この際揮発性記憶位
置３１は元の゛０″状態にラッチするので、ノードＮ１
の電圧は５ボルトに上昇し続ける。
ＦＥＴ Ｑｌがターン・オンし、ＦＥＴ Ｃ２かターン
・オフして記憶位置３１が最１．ＪＪ”１”状態にある
場合には全く逆の現象が生ずる。供給電圧ＶＤＤを５ボ
ルトから２０ボルトに上昇させると、ノードＮｌの電圧
は０ボルトに留まり、ノードＮ２の電圧が５ボルトから
２０ボルトに上昇する。ＦＥＴ Ｃ８はそのスレッショ
ルド電圧ｖＴが６．５ボルトの正レベルに達するのでタ
ーン・オフする。しかし、ＦＥＴ Ｃ４はそのスレッシ
ョルド電圧■Ｔが一５ボルトの負レベルに達するのでタ
ーン・オンする。
・オフして記憶位置３１が最１．ＪＪ”１”状態にある
場合には全く逆の現象が生ずる。供給電圧ＶＤＤを５ボ
ルトから２０ボルトに上昇させると、ノードＮｌの電圧
は０ボルトに留まり、ノードＮ２の電圧が５ボルトから
２０ボルトに上昇する。ＦＥＴ Ｃ８はそのスレッショ
ルド電圧ｖＴが６．５ボルトの正レベルに達するのでタ
ーン・オフする。しかし、ＦＥＴ Ｃ４はそのスレッシ
ョルド電圧■Ｔが一５ボルトの負レベルに達するのでタ
ーン・オンする。
これにより記憶位置８２は°° １”状態となる。つぎ
の給電停止期間中グー） ＦＢおよびＦ４には負および
正電荷が留まる。供給電力を５ボルトに復帰させると、
キャパシタンスＣ２は、キャパシタンスＣ１が抵抗Ｒ３
を経て充電される速度よりも遥かに速く抵抗Ｒ４および
ＦＥＴ Ｃ４を経て充電される。従って、ＦＥＴ Ｃ４
が最初にターン・オンし、また記憶位置３１がその元の
状態°”１”にラッチされるのでＦＥＴ Ｑｌはターン
・オフしたままとなる。
の給電停止期間中グー） ＦＢおよびＦ４には負および
正電荷が留まる。供給電力を５ボルトに復帰させると、
キャパシタンスＣ２は、キャパシタンスＣ１が抵抗Ｒ３
を経て充電される速度よりも遥かに速く抵抗Ｒ４および
ＦＥＴ Ｃ４を経て充電される。従って、ＦＥＴ Ｃ４
が最初にターン・オンし、また記憶位置３１がその元の
状態°”１”にラッチされるのでＦＥＴ Ｑｌはターン
・オフしたままとなる。
セル２０の場合と同様に、セル３０は第２モードで作動
させることができ、このモードでは供給電圧■ＤＤを２
０ボルトにパルス化して、記憶位置３１の論理状態を記
憶位置３２へ移行させ、その後供給電圧ｖＤＤを（停止
させるよりもむしろ）５ボルトの電圧に復帰させる。こ
の場合、一群の多数のメモリセル３０における記憶位置
３１から成る部分は°“作業用″メモリとして作用し、
また記憶位置３２から成る部分は°゛固定′メモリを成
す。
させることができ、このモードでは供給電圧■ＤＤを２
０ボルトにパルス化して、記憶位置３１の論理状態を記
憶位置３２へ移行させ、その後供給電圧ｖＤＤを（停止
させるよりもむしろ）５ボルトの電圧に復帰させる。こ
の場合、一群の多数のメモリセル３０における記憶位置
３１から成る部分は°“作業用″メモリとして作用し、
また記憶位置３２から成る部分は°゛固定′メモリを成
す。
セル２０について、その第２作動モードにつき前述した
ような方法でメモリ３０における元のデ−、りは任意の
時点に再生することができる。
ような方法でメモリ３０における元のデ−、りは任意の
時点に再生することができる。
本発明に係る種々の素子を製造する方法は半導体分野で
は周知である。第ａ６はＮ−チャネルＭＯＳブレーナ処
理技法に基づき、酸化絶縁物を用いて半導体ウェファに
おける能動半導体領域を分離させて製造した本発明によ
るメモリセル２０の好適例を示すレイアウト図である。
は周知である。第ａ６はＮ−チャネルＭＯＳブレーナ処
理技法に基づき、酸化絶縁物を用いて半導体ウェファに
おける能動半導体領域を分離させて製造した本発明によ
るメモリセル２０の好適例を示すレイアウト図である。
特に、第３図にはＦＥＴＱＩＩ Ｑ２？ Ｑ３１ Ｑｓ
ｔ Ｑ７およびＱ８を包囲するＮ−影領域４０を示して
あり、この領域はその上に位置する絶縁材料および電気
接続線の下の半導体ウェファ頂部に沿って存在する。な
お１この領域の上側の絶縁材料は、種々のＦＥＴのチャ
ネルと、陰影をつけてないそれらのＦＥＴのゲート電極
との間に位置する誘電材料製の延長部を表わす右上りの
斜線を付して示しである個所以外のものは全く図示して
ない。左上から右下への右下りの斜線を付して示しであ
る個所は、領域４０の如き種々の能動領域を互いに横方
向にて分離させる四所付きの絶縁材料４２を示す。絶縁
グー）［極と、小さな長方形または正方形をもって示す
接点窓との間に延在させる上側の電気接続ラインを細い
線で示しである。なお、埋込み接点窓には×”′印を付
して示しである。さらに １１３１１％”Ｄ”および°
°Ｇ”は各ＦＥＴのソース、ドレインおよび絶縁グー）
？ｌｆ、極を示し、上記Ｓ、ＤおよびＧに続く番号は
それらの各電極が民するＦＥＴの指示番号である。２つ
以上のＦＥＴに対する共通米子として仕えるものには適
切な参照符号をスラッシュによって区別して示しである
。
ｔ Ｑ７およびＱ８を包囲するＮ−影領域４０を示して
あり、この領域はその上に位置する絶縁材料および電気
接続線の下の半導体ウェファ頂部に沿って存在する。な
お１この領域の上側の絶縁材料は、種々のＦＥＴのチャ
ネルと、陰影をつけてないそれらのＦＥＴのゲート電極
との間に位置する誘電材料製の延長部を表わす右上りの
斜線を付して示しである個所以外のものは全く図示して
ない。左上から右下への右下りの斜線を付して示しであ
る個所は、領域４０の如き種々の能動領域を互いに横方
向にて分離させる四所付きの絶縁材料４２を示す。絶縁
グー）［極と、小さな長方形または正方形をもって示す
接点窓との間に延在させる上側の電気接続ラインを細い
線で示しである。なお、埋込み接点窓には×”′印を付
して示しである。さらに １１３１１％”Ｄ”および°
°Ｇ”は各ＦＥＴのソース、ドレインおよび絶縁グー）
？ｌｆ、極を示し、上記Ｓ、ＤおよびＧに続く番号は
それらの各電極が民するＦＥＴの指示番号である。２つ
以上のＦＥＴに対する共通米子として仕えるものには適
切な参照符号をスラッシュによって区別して示しである
。
本発明によるメモリ回路の構成を一層明瞭とするために
、第３図の４−４線上での断面図を第４図に示しである
。この第４図には第１図の回路素子をすべて示してない
が、外部読取り／書込み回路を含むメモリ回路における
他のトランジスタ、抵抗および他の素子はいずれも下記
の方法で首尾良く製造することができる。さらに、メモ
リセル３０およびこのセルの読取り／書込み回路もこれ
と同じ方法で製造することができる。
、第３図の４−４線上での断面図を第４図に示しである
。この第４図には第１図の回路素子をすべて示してない
が、外部読取り／書込み回路を含むメモリ回路における
他のトランジスタ、抵抗および他の素子はいずれも下記
の方法で首尾良く製造することができる。さらに、メモ
リセル３０およびこのセルの読取り／書込み回路もこれ
と同じ方法で製造することができる。
第４図に示す種々のドープ領域を作るのには慣例のマス
キング、エツチングおよびクリーニング技法を用いる。
キング、エツチングおよびクリーニング技法を用いる。
説明を簡単にするために、マスキング、エツチング、ク
リーニング工程および半導体技？ｔｔｉでは周知の他の
斯種の工程についてはつぎの製造方法の説明から省いで
ある。
リーニング工程および半導体技？ｔｔｉでは周知の他の
斯種の工程についてはつぎの製造方法の説明から省いで
ある。
ウェファにＰ−導電形の領域全形成するＰ−形不純物と
してはホウ素を利用する。コンプリメンタリＮ−形ドパ
ントとしてはリンおよび砒素を選択的に用いる。これら
のドバントの代りに他の適当な不純物を用いることもで
きる。多数のイオン注入の工程では、不純物が拡散によ
りウェファに導入され７こり、また逆に注入によりウェ
ファに導入されたりすることもある。
してはホウ素を利用する。コンプリメンタリＮ−形ドパ
ントとしてはリンおよび砒素を選択的に用いる。これら
のドバントの代りに他の適当な不純物を用いることもで
きる。多数のイオン注入の工程では、不純物が拡散によ
りウェファに導入され７こり、また逆に注入によりウェ
ファに導入されたりすることもある。
出発材料は固有抵抗値が約２５Ω−ｃｍの＜１００＞Ｐ
−形単結晶シリコン基板４４とした。フィールド領域、
即ち領域４０の如き予定した能動領域以８ 外の個所にホウ素（Ｂ ）をｏ ｘ ＪＯイオン／Ｃ
ｍ２のドーズ量で、しかも（ｉ （１ｋ：Ｖのエネルギ
ーで選択的にイオン注入した。ついで深さが約１．０μ
ｍの酸化物絶縁領域４２を慣例の方法で形成して能すＪ
領域４０を画成せしめ、かつこの能動領域を他、の同様
な能動領域とは横方向にて電気的に分離させた。酸化物
領域４２の形成中には、フィールド領域に注入したホウ
素をさらに下方へと拡散させて、領域４２の下方からこ
の領域の側壁部分にまで部分的に延在する逆反転領域４
，６を形成した。
−形単結晶シリコン基板４４とした。フィールド領域、
即ち領域４０の如き予定した能動領域以８ 外の個所にホウ素（Ｂ ）をｏ ｘ ＪＯイオン／Ｃ
ｍ２のドーズ量で、しかも（ｉ （１ｋ：Ｖのエネルギ
ーで選択的にイオン注入した。ついで深さが約１．０μ
ｍの酸化物絶縁領域４２を慣例の方法で形成して能すＪ
領域４０を画成せしめ、かつこの能動領域を他、の同様
な能動領域とは横方向にて電気的に分離させた。酸化物
領域４２の形成中には、フィールド領域に注入したホウ
素をさらに下方へと拡散させて、領域４２の下方からこ
の領域の側壁部分にまで部分的に延在する逆反転領域４
，６を形成した。
ついで（電子を突き抜けさせる）トンネリング絶縁層に
対する予定位置のほぼ下側に１領域４８を形成するため
に砒素（Ａｓ＋）を８Ｘ１０１８イオン／ｃｍ２のドー
ズ量で、しがち１００ ｋ８Ｖのエネルギーで選択的に
イオン注入した。ついで領域４ｏの上側表面に沿ってｉ
、０００オングストロームのシリコン酸化物層を成長さ
せた。つぎに、斯かる酸化物層におけるグー） Ｆ８用
の予定個所の上側に位置する部分をエツチングして、下
側のシリコンが露出するまでエツチング除去した。この
露出シリコン部分に厚さが約８０オングストロームの薄
いシリコン酸化物層を成長させた。ついでウェファの頂
部に厚さが約２．５００オングストロームの真性多結晶
シリコン（ポリシリコン）の第１層を堆積した。この第
１ポリシリコン層を導電性とずるだめに、この層には砒
素（Ａｓ）を５Ｘ１０”イオン／ｃｍ２のドーズ量で、
しかも１００ ｋｅＶのエネルギーで注入した。この際
、第１ポリシリコン層を適当にバターニングして、この
第１ポリシリコン層に抵抗Ｒ１，Ｒ２およびグー） Ｆ
８を画成した。
対する予定位置のほぼ下側に１領域４８を形成するため
に砒素（Ａｓ＋）を８Ｘ１０１８イオン／ｃｍ２のドー
ズ量で、しがち１００ ｋ８Ｖのエネルギーで選択的に
イオン注入した。ついで領域４ｏの上側表面に沿ってｉ
、０００オングストロームのシリコン酸化物層を成長さ
せた。つぎに、斯かる酸化物層におけるグー） Ｆ８用
の予定個所の上側に位置する部分をエツチングして、下
側のシリコンが露出するまでエツチング除去した。この
露出シリコン部分に厚さが約８０オングストロームの薄
いシリコン酸化物層を成長させた。ついでウェファの頂
部に厚さが約２．５００オングストロームの真性多結晶
シリコン（ポリシリコン）の第１層を堆積した。この第
１ポリシリコン層を導電性とずるだめに、この層には砒
素（Ａｓ）を５Ｘ１０”イオン／ｃｍ２のドーズ量で、
しかも１００ ｋｅＶのエネルギーで注入した。この際
、第１ポリシリコン層を適当にバターニングして、この
第１ポリシリコン層に抵抗Ｒ１，Ｒ２およびグー） Ｆ
８を画成した。
ついでウェファの頂部に露出しているシリコン酸化物を
エツチングして、下側のシリコンがｍｔｂするまでエツ
チング除去した。これにより、ゲートＦ３の下側には８
０オングストロームの酢化物層の残部部分としてトンネ
リング酸化物層５０が残存した。ついでウェファの頂部
を酸化して、単結晶シリコンからは７００オングストロ
ームのシリコン酸化物層を、ポリシリコンからは９００
オングストロームの酸化物領域５２をグー）Ｆ３の頂部
および側部に沿って成長させた。
エツチングして、下側のシリコンがｍｔｂするまでエツ
チング除去した。これにより、ゲートＦ３の下側には８
０オングストロームの酢化物層の残部部分としてトンネ
リング酸化物層５０が残存した。ついでウェファの頂部
を酸化して、単結晶シリコンからは７００オングストロ
ームのシリコン酸化物層を、ポリシリコンからは９００
オングストロームの酸化物領域５２をグー）Ｆ３の頂部
および側部に沿って成長させた。
ＦＥＴ （７）各スレッショルド電圧は、ＦＥＴ Ｑｌ
ｔ Ｑ２ｙＱ５ ｔ Ｇ７およびＧ８に対するチャネ
ル領域に砒素（ＡＳ＋ ）を１．ＯＸ １０”イオン／
Ｃｒｎ２のドーズ量で、しかも１０ ｏ ｋｅＶのエネ
ルギーで注入し、ついで上記各チャネル領域にホウ素（
Ｂ ’）を４ Ｘ １０１１イオン／Ｃ−のドーズ量
で、しかも４５ ｋｅＶのエネルギーで注入することに
より達成した。埋込み接点に対する予定領域を単結晶シ
リコンまで下方に選択的にエツチングした後に、ウェフ
ァの頂部にポリシリコンの第２層を堆積した。ついで第
２ポリシリコン層にリンを拡散して、そのシート抵抗値
を３０Ω２屯とした。ついで第２ポリシリコン層を選択
的にエツチングして、グー）電極Ｇｌ、Ｇ２゜Ｇ３．Ｇ
５．Ｇ７．Ｇ８や、これらの電極から延在させる中間の
ｕｔ気気抜接続ライン、抵抗Ｒ１，Ｒ２の端部をそれら
の埋込み接点領域に接続するための電気的な接続ライン
をそれぞれ画成せしめるようにした。つぎに、ウェファ
頂部における露出した二酸化シリコンを下側のシリコン
まで下方へとエツチングし、その後３００オングストロ
ームの障壁酸化物層を成長させた。ついでこの障壁酸化
物層を経て砒素（Ａｓ）を１×１０ イオン／ ｃｍ２
のドーズ量で、しかも１２０ ｋｅＶのエネルギーで選
択的にイオン注入して、Ｎ＋ソースＳ３の如きＮ＋ソー
ス／ドレイン領域を形成した。つぎにつ、エファを酸化
雰囲気中に曝して、ソース／ドレイン領域の個所におけ
る障壁酸化物層の厚さを６００オングストロームに増大
させた。この際ポリシリコンも酸化されて、電極Ｇ８の
頂部における酸化４勿層５４の厚ざはＩ、０００オンゲ
ス）Ｕ−ムになった。
ｔ Ｑ２ｙＱ５ ｔ Ｇ７およびＧ８に対するチャネ
ル領域に砒素（ＡＳ＋ ）を１．ＯＸ １０”イオン／
Ｃｒｎ２のドーズ量で、しかも１０ ｏ ｋｅＶのエネ
ルギーで注入し、ついで上記各チャネル領域にホウ素（
Ｂ ’）を４ Ｘ １０１１イオン／Ｃ−のドーズ量
で、しかも４５ ｋｅＶのエネルギーで注入することに
より達成した。埋込み接点に対する予定領域を単結晶シ
リコンまで下方に選択的にエツチングした後に、ウェフ
ァの頂部にポリシリコンの第２層を堆積した。ついで第
２ポリシリコン層にリンを拡散して、そのシート抵抗値
を３０Ω２屯とした。ついで第２ポリシリコン層を選択
的にエツチングして、グー）電極Ｇｌ、Ｇ２゜Ｇ３．Ｇ
５．Ｇ７．Ｇ８や、これらの電極から延在させる中間の
ｕｔ気気抜接続ライン、抵抗Ｒ１，Ｒ２の端部をそれら
の埋込み接点領域に接続するための電気的な接続ライン
をそれぞれ画成せしめるようにした。つぎに、ウェファ
頂部における露出した二酸化シリコンを下側のシリコン
まで下方へとエツチングし、その後３００オングストロ
ームの障壁酸化物層を成長させた。ついでこの障壁酸化
物層を経て砒素（Ａｓ）を１×１０ イオン／ ｃｍ２
のドーズ量で、しかも１２０ ｋｅＶのエネルギーで選
択的にイオン注入して、Ｎ＋ソースＳ３の如きＮ＋ソー
ス／ドレイン領域を形成した。つぎにつ、エファを酸化
雰囲気中に曝して、ソース／ドレイン領域の個所におけ
る障壁酸化物層の厚さを６００オングストロームに増大
させた。この際ポリシリコンも酸化されて、電極Ｇ８の
頂部における酸化４勿層５４の厚ざはＩ、０００オンゲ
ス）Ｕ−ムになった。
ついで慣例の方法に基いてウェファを仕上げた。
ウェファの頂部にはバボックス（ｖａｐｏｘ ） （約
８％のＰ２Ｏ５を含有する二酸化シリコン）の層５６を
堆積した。給電源ｖＤＤおよびｖ８８と、接続ライン２
５および２６に対する接点用の位置における下側のシリ
コンまで上記バボックスを経てエツチングして孔をあけ
た。ついでこれらの孔を経て下側のシリコンにリンを拡
散して、このシリコンのシート抵抗を約６Ｖ口とした。
８％のＰ２Ｏ５を含有する二酸化シリコン）の層５６を
堆積した。給電源ｖＤＤおよびｖ８８と、接続ライン２
５および２６に対する接点用の位置における下側のシリ
コンまで上記バボックスを経てエツチングして孔をあけ
た。ついでこれらの孔を経て下側のシリコンにリンを拡
散して、このシリコンのシート抵抗を約６Ｖ口とした。
つぎにウェファの頂部に１％のシリコンを含有するアル
ミニウムを堆積し、これをパターン化して接続ライン２
５および２６と、給ｍｔｊｖＤＤおよび”ＳＳ ”で導
く電気的な４体を形成した。ついでウェファをアニー／
ｌ／Ｌ。
ミニウムを堆積し、これをパターン化して接続ライン２
５および２６と、給ｍｔｊｖＤＤおよび”ＳＳ ”で導
く電気的な４体を形成した。ついでウェファをアニー／
ｌ／Ｌ。
て、アルミニウムをシリコンに合金化させ、がっ格子欠
陥を回復させた後に、引っかきイんシを防止するために
ウェファの頂部に不活性層を堆積し、かつこの不活性層
を経て開口部をあけて、外部接点を露出させた。
陥を回復させた後に、引っかきイんシを防止するために
ウェファの頂部に不活性層を堆積し、かつこの不活性層
を経て開口部をあけて、外部接点を露出させた。
本発明は上述した例のみに限定されるものでなく、幾多
の変更を得ること勿論である。例えば半導体材料として
、上述した導電形とは反対の導ｍ形のものを用いても同
じ結果を達成することができる。また、可変−スレッシ
ョルドＦＥＴはｌ０ＪＯｓデバイスとすることができる
。従って、本発明は特許請求の範囲に記載した範囲を逸
脱することなく、種々の変更を加え得ることｔＤＪらが
である。
の変更を得ること勿論である。例えば半導体材料として
、上述した導電形とは反対の導ｍ形のものを用いても同
じ結果を達成することができる。また、可変−スレッシ
ョルドＦＥＴはｌ０ＪＯｓデバイスとすることができる
。従って、本発明は特許請求の範囲に記載した範囲を逸
脱することなく、種々の変更を加え得ることｔＤＪらが
である。
第１図は本発明によるメモリセルを具えているメモリ回
路の一例を示す回路図り 第２図は第１図のメモリ回路に使用し得る本発明による
メモリセルの他の例を示す回路図；第８図は第１図のメ
モリセルのレイアウト図；第４文は第８図の４−４線上
での断面図である。 ２０・・・双安定静的メモリセル ２１・・・揮発性記憶位肋 ２２・・・不平衡手挿発性記憶位置 ２８〜２６・・・接続ライン ２７・・・センス増幅器
８０・・・双安定メモリ３１・・・揮発性記憶位置８２
・・・不揮発性記憶位置 ＱｌｌＱ、２・・・揮発性記憶位置形成用ＦＥＴＱ３ｒ
Ｑ４・・・可変−スレッショルドーフローティングー
グー） ＦＥＴ Ｑ５＋Ｑ６・・・ＦＥＴ （限流素子）Ｑ７〜Ｑ１２・
・・ＦＥＴ Ｎ１．ｋＪ２・・・ノードＲ１，
Ｒ２，Ｒ３，Ｒ４・・・負荷回路０１．０２・・・寄性
容凰 ムー
路の一例を示す回路図り 第２図は第１図のメモリ回路に使用し得る本発明による
メモリセルの他の例を示す回路図；第８図は第１図のメ
モリセルのレイアウト図；第４文は第８図の４−４線上
での断面図である。 ２０・・・双安定静的メモリセル ２１・・・揮発性記憶位肋 ２２・・・不平衡手挿発性記憶位置 ２８〜２６・・・接続ライン ２７・・・センス増幅器
８０・・・双安定メモリ３１・・・揮発性記憶位置８２
・・・不揮発性記憶位置 ＱｌｌＱ、２・・・揮発性記憶位置形成用ＦＥＴＱ３ｒ
Ｑ４・・・可変−スレッショルドーフローティングー
グー） ＦＥＴ Ｑ５＋Ｑ６・・・ＦＥＴ （限流素子）Ｑ７〜Ｑ１２・
・・ＦＥＴ Ｎ１．ｋＪ２・・・ノードＲ１，
Ｒ２，Ｒ３，Ｒ４・・・負荷回路０１．０２・・・寄性
容凰 ムー
Claims (1)
- 【特許請求の範囲】 １ 第１ ＦＥＴおよび第２ ＦＥＴとして形成され、
これらＦＥＴのソースを基準重圧供給端子に結合させ、
かつ前記両ＦＥＴのドレインを負荷回路を経て給電源に
結合させた一対の交差結合同極性電界効果トランジスタ
ＣＦＥＴ ）に所定のデータビットを記憶させるメモリ
において、同極性の可変スレッショルド絶縁ゲー） Ｆ
ＥＴのソースを前記第１ ＦＥＴのドレインに結Ａ ２
せ、前記可変スレッショルドＦＥＴの絶縁ゲート電極を
前記第２ ＦＥＴのドレインに結合させ、かつ前記可変
スレッショルドＦＥＴのドレインを給電源に結合させた
ことを特徴とするメモ１リセル。 λ 特許請求の範囲１記載のメモリセルにおいて、可変
スレッショルドＦＥＴの絶縁ゲート電極から該ＦＥＴの
ソースに供給される制御電圧が少なくとも第１電圧範囲
内で増大すると、前記可変スレッショルドＦＥＴのスレ
ッショルド電圧が増大し、かつ該ＦＥＴのソースから該
ＦＥＴの絶縁ゲート電極に供給される制御電圧が少なく
とも第２電圧範囲内で増大すると、前記可変スレッショ
ルドＦＥＴのスレッショルド電圧が低下するようにした
ことを特徴とするメモリセル。 ＆ 特許Ｌｆｆ求の範囲２記載のメモリセルにおいて、
基準電圧供給端子に与えられる基準電圧をｖｓｓとし、
一対のＦＥＴに所定のデータビットを正規に記憶させる
場合に給電源が供給する供給ｍ圧の第ルベルをｖＤＤｌ
とし、供給電圧の電圧レベルが第２レベルｖＤＤ２に変
化して、ＶＤＤ２− ■ＳＳ ノ絶対値カＶＤＤＩ −
”ＳＳ ノ絶対値以上となる際に可変スレッショルドＦ
ＥＴが前記所定のデータビットに対応する論理状態とな
るように負荷回路を制御し、かつ供給ｍ圧がＶＤＤ Ｉ
に復帰する直前の前記一対のＦＥＴの状態に無関係に供
給ｍ圧がｖＤＤ□に戻る際に、前記所定のデータビット
を一対のＦＥＴに復帰させるようにしたことを特徴とす
るメモリセル。 表 特許請求の範囲２ま１こは３に記載のメモリセルに
おいて、負荷回路がｉ＋８電源と第１ ＦＥＴのドレイ
ンとの間に結合される第１インピーダンス素子と；給電
源と第２ ＦＥＴのドレインとの間に結合される第２イ
ンピーダンス素子とを具えていることを特徴とするメモ
リセル。 氏 特許請求の範囲４記載のメモリセルにおいて、第１
インピーダンス素子を流れる電流と、可変スレッショル
ドＦＥＴが十分に導通している際にこのＦＥＴのソース
とドレインとの間を経て流れる電流との和が、第２イン
ピーダンス素子を流れる電流よりも遥かに大きくなるよ
うにし、かつ第２インピーダンス累子を流れる主流が第
１インピーダンス素子を流れる電流よりも遥かに大きく
なるようにしたことを特徴とするメモリセル。 ６、特許請求の範囲５記載のメモリセルにおいて、各イ
ンピーダンス素子を実質上抵抗性のものとしたことを特
徴とするメモリセル。 ？、 Ｏｆｊ許請求の範囲５記載のメモリセルにおい
て、可変スレッショルドＦＥＴに流れる電流を特定電流
値に制限するようにしたことを特徴とするメモリセル。 ８、 特許請求の範囲７記載のメモリセルにおいて、前
記主流を制限するための手段としてデプリーション−モ
ードのＦＥＴを設け、このＦＥＴのドレインを給ｍ源に
結合させると共に、前記ＦＥＴのゲート％、極およびソ
ースを共に前記）、１可変スレツシヨルドＦＥＴのドレ
インに結合させるようにしたことを特徴とするメモリセ
ル。 ９、 特許請求の範囲２または３に記載のメモリセルに
おいて、可変スレッショルドＦＥＴをフローティング−
ゲートＦＥＴとし、該ＦＥＴのソースを２００オングス
トローム以下の最小厚さを有する電気的絶縁Ｈ斜部の薄
層によってフローティングーゲー）［極から分離させて
、前記いずれかの制御電圧がその電圧範囲内で増大する
と、前記可変スレッショルドＦＥＴのソースと７０−テ
ィング−ゲート電極との間にて電荷キャリヤが突き抜け
るようにしたことを特徴とするメモリセル。 １０、 特許請求の範囲９記載のメモリセルにおいて
、各ＦＥＴをＮ−チャネルＦＥＴとしたことを特徴とす
るメモリセル。 ＩＬ 特許請求の範囲１記載のメモリセルにおいて、
前記可変スレッショルド絶縁ゲー） ＦＥＴとは別の同
極性の第２司変スレツシヨルド絶縁ゲー） ＦＥＴのソ
ースを第２ ＦＥＴのドレインに結合させ、該第２司変
スレツシヨルドＦＥＴの絶縁ゲートｍ極を第１ ＦＥＴ
のドレインに結合させ、かつ前記第２可変スレツシヨル
ドＦＥＴのドレインを給電源に結合させるようにしたこ
とを特徴とするメモリセル。 １２、 特許請求の範囲１１記載のメモリセルにおい
て、各可変スレッショルドＦＥＴの絶縁ゲート電極から
該ＦＥＴのソースに供給される制御電圧が少なくとも第
１電圧範囲内で増大すると、前記各可変スレッショルド
′ＹＥＴのスレッショルド電圧が増大し、かつ前記各Ｆ
ＥＴのソースから該ＦＥＴの絶縁ゲート電極に供給され
る制御電圧が少なくとも第２電圧範囲内で増大すると、
前記各可変スレッショルドＦＥＴのスレッショルド電圧
が低下するようにしたことを特徴とするメモリセル。 １＆ 特許請求の範囲１２記載のメモリセルにおいて、
負荷回路が給電源と第１ ＦＥＴのドレインとの間に結
合される第１インピーダンス素子と；給電源と第２ Ｆ
ＥＴのドレインとの間に結合される第２インピーダンス
素子とを具えていることを特徴とするメモリセル。 １４ 特許請求の範囲１３記載のメモリセルにおいて
、双方の可変スレッショルドＦＥＴが同時には完全に導
通しないようにすると共に、いずレカ一方の可変スレッ
ショルドＦＥＴが実質上十分に導通する際に該ＦＥＴの
ソースおよびドレイン間に流れる電流がいずれのインピ
ーダンス素子に流れる電流よりも遥かに大きくなるよう
にしたことを特徴とするメモリセル。 １５、 特許請求の範囲１４記載のメモリセルにおい
て、各インピーダンス素子を実質上抵抗性のものとした
ことを特徴とするメモリセル。 １ａ 特許請求の範囲１５記載のメモリセルにおいて
、各可変スレッショルドＦＥＴに流れる電流を特定電流
値に制限するようにしたことを特徴とするメモリセル。 １′１． 特許請求の範囲１６記載のメモリセルにお
いて、前記電流を制限するための手段として一対のほぼ
同一のデプリーション−モードＮＥＴを設け、これらの
各ＦＥＴドレインを給電源に結合させ、一方のＦＥＴの
ゲート電極およびソース電極を前記一方の可変スレッシ
ョルドＦＥＴのドレインに一緒に結合させ、他方のデプ
リーション−モードＦＥＴのゲー） ｔ［極およびソー
ス電極を他方の可変スレッショルドＦＥＴのドレインに
一緒に結合させるようにしたことを特徴とするメモリセ
ル。 ｌ＆ 特許請求の範囲１２記載のメモリセルにおいて、
各可変スレッショルドＦＥＴをフローティング−ゲート
ＦＥＴとし、該ＦＥＴのソースを２００オングストロー
ム以下の最小厚さを有する電気的絶縁材料製の薄層によ
ってフローティングーゲー）％極がら分離させて、前記
いずれかの制御電圧がその電圧範囲内で増大すると、前
記各可変スレッショルドＦＥＴのソースと７０−テイン
グーゲー）ｌ極との間にて電荷キャリヤが突き抜けるよ
うにしたことを特徴とするメモリセル。 １９、 ＊許請求の範囲１８記載のメモリセルにおい
て、各ＦＥＴをＮ−チャネルＦＥＴとしたことを特徴と
するメモリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US395531 | 1982-07-06 | ||
| US06/395,531 US4527255A (en) | 1982-07-06 | 1982-07-06 | Non-volatile static random-access memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5933697A true JPS5933697A (ja) | 1984-02-23 |
| JPH0474798B2 JPH0474798B2 (ja) | 1992-11-27 |
Family
ID=23563437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58121746A Granted JPS5933697A (ja) | 1982-07-06 | 1983-07-06 | メモリセル |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4527255A (ja) |
| EP (1) | EP0098654A3 (ja) |
| JP (1) | JPS5933697A (ja) |
| CA (1) | CA1206615A (ja) |
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