JPH0415556B2 - - Google Patents
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- JPH0415556B2 JPH0415556B2 JP59213601A JP21360184A JPH0415556B2 JP H0415556 B2 JPH0415556 B2 JP H0415556B2 JP 59213601 A JP59213601 A JP 59213601A JP 21360184 A JP21360184 A JP 21360184A JP H0415556 B2 JPH0415556 B2 JP H0415556B2
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Description
【発明の詳細な説明】
発明の技術分野
本発明は不揮発性ランダムアクセスメモリ装置
に関し、時に揮発性メモリセルにフローテイング
ゲート回路素子を用いた不揮発性メモリセル部を
組合わせて構成された不揮発性ランダムアクセス
メモリ装置に関する。
に関し、時に揮発性メモリセルにフローテイング
ゲート回路素子を用いた不揮発性メモリセル部を
組合わせて構成された不揮発性ランダムアクセス
メモリ装置に関する。
技術の背景
最近、主にスタテイツク形のランダムアクセス
メモリ装置において、揮発性のスタテイツク形メ
モリセルに対しフローテイングゲート回路素子を
１対１に組合わせることにより不揮発性を付与
し、このような不揮発性メモリセルを用いて通常
の読出し書込み動作時はランダムアクセスメモリ
として、また電源断時は不揮発性メモリとして機
能する装置を構成することが行われている。この
ようなスタテイツクランダムアクセスメモリ装置
においては、各メモリセルの回路構成が複雑にな
り各メモリセルの大きさが大きくなる傾向にあ
る。このような傾向はメモリ装置の信頼性および
集積度の低下を招くので、回路構成の工夫によつ
て、その改善が望まれる。
メモリ装置において、揮発性のスタテイツク形メ
モリセルに対しフローテイングゲート回路素子を
１対１に組合わせることにより不揮発性を付与
し、このような不揮発性メモリセルを用いて通常
の読出し書込み動作時はランダムアクセスメモリ
として、また電源断時は不揮発性メモリとして機
能する装置を構成することが行われている。この
ようなスタテイツクランダムアクセスメモリ装置
においては、各メモリセルの回路構成が複雑にな
り各メモリセルの大きさが大きくなる傾向にあ
る。このような傾向はメモリ装置の信頼性および
集積度の低下を招くので、回路構成の工夫によつ
て、その改善が望まれる。
従来技術と問題点
公知の不揮発性スタテイツクランダムアクセス
メモリ装置は、スタテイツク形メモリセルからフ
ローテイングゲート素子へデータを退避させるた
めの書込み回路にトンネルキヤパシタを２個使用
するものであるが、トンネルキヤパシタは、絶縁
膜の厚さと膜質を精密に制御する必要があるた
め、メモリセル毎に２個のトンネルキヤパシタを
必要とすることは製造歩留り上不利になる。
メモリ装置は、スタテイツク形メモリセルからフ
ローテイングゲート素子へデータを退避させるた
めの書込み回路にトンネルキヤパシタを２個使用
するものであるが、トンネルキヤパシタは、絶縁
膜の厚さと膜質を精密に制御する必要があるた
め、メモリセル毎に２個のトンネルキヤパシタを
必要とすることは製造歩留り上不利になる。
そこで１メモリセル当り１個のトンネルキヤパ
シタしか必要としない不揮発性スタテイツクラン
ダムアクセスメモリを本発明者は先に提案した
（特願昭58−191039号）。
シタしか必要としない不揮発性スタテイツクラン
ダムアクセスメモリを本発明者は先に提案した
（特願昭58−191039号）。
第１図にはこの既提案の不揮発性スタテイツク
ランダムアクセスメモリ装置に用いられているメ
モリセルが示される。このメモリセルは揮発性の
スタテイツクメモリセル部１および不揮発性メモ
リセル部２を具備する。
ランダムアクセスメモリ装置に用いられているメ
モリセルが示される。このメモリセルは揮発性の
スタテイツクメモリセル部１および不揮発性メモ
リセル部２を具備する。
揮発性スタテイツクメモリセル部１は通常の揮
発性スタテイツクランダムアクセスメモリ装置に
用いられているものと同様なフリツプフロツプ形
の構成である。スタテイツクメモリセル部１はノ
ードN1およびN2に接続されたトランスフアゲー
ト用トランジスタを介して、データの書き込みお
よび読み出しが行われる。
発性スタテイツクランダムアクセスメモリ装置に
用いられているものと同様なフリツプフロツプ形
の構成である。スタテイツクメモリセル部１はノ
ードN1およびN2に接続されたトランスフアゲー
ト用トランジスタを介して、データの書き込みお
よび読み出しが行われる。
不揮発性メモリセル部２は、MIS（金属−絶縁
物−金属）トランジスタT5，T6およびT7、キヤ
パシタモジユールCM1，キヤパシタC1，C2およ
びC3、およびトンネルキヤパシタTC1を具備する
（トランジスタT6のゲート、電極D3およびトンネ
ルキヤパシタの接続ノードは絶縁物に囲まれたフ
ローテイング電極となつている）。キヤパシタモ
ジユールCM1は電極D1と他の電極D2およびD3の
間に静電容量を有する。キヤパシタモジユール
CM1の電極間容量およびキヤパシタC3の容量は
トンネルキヤパシタTC1の静電容量に比べて充分
大きく選択されている。なお電極間に電圧を印加
するとトンネル効果を生ずるキヤパシタをトンネ
ルキヤパシタと言う。
物−金属）トランジスタT5，T6およびT7、キヤ
パシタモジユールCM1，キヤパシタC1，C2およ
びC3、およびトンネルキヤパシタTC1を具備する
（トランジスタT6のゲート、電極D3およびトンネ
ルキヤパシタの接続ノードは絶縁物に囲まれたフ
ローテイング電極となつている）。キヤパシタモ
ジユールCM1は電極D1と他の電極D2およびD3の
間に静電容量を有する。キヤパシタモジユール
CM1の電極間容量およびキヤパシタC3の容量は
トンネルキヤパシタTC1の静電容量に比べて充分
大きく選択されている。なお電極間に電圧を印加
するとトンネル効果を生ずるキヤパシタをトンネ
ルキヤパシタと言う。
第１図の回路において、揮発性スタテイツクメ
モリセル部１のデータを不揮発性メモリセル部２
へ転送する場合の動作を説明する。例えば、ノー
ドN1が低レベル、ノードN2が高レベルであると
する。この状態で、電源VHHを0Vから20ないし
30Vに引き上げる。この時、ノードN1が低レベ
ルであるからトランジスタT7はカツトオフ状態
になつており、ノードN2が高レベルであるから
トランジスタT5はオン状態となついる。従つて、
ノードN4の電位は低レベル（ほぼVSSに等しい）
になつており、電源VHHはキヤパシタモジユール
CM1の電極D1とD2の間の容量、電極D1とD3の間
の容量およびトンネルキヤパシタTC1の容量の直
列回路に印加される。前述のようにキヤパシタモ
ジユールCM1の静電容量はトンネルキヤパシタ
TC1の静電容量より充分大きいから、電極VHHの
大部分の電圧はトンネルキヤパシタTC1に印加さ
れる。従つて、トンネル効果によりノードFG1へ
電子が注入され、トランジスタT6のフローテイ
ングゲート回路に負の電荷が充電され、トランジ
スタT6がオフ状態となり、揮発性スタテイツク
メモリセル部１から不揮発性メモリセル部２への
データの退避が完了する。
モリセル部１のデータを不揮発性メモリセル部２
へ転送する場合の動作を説明する。例えば、ノー
ドN1が低レベル、ノードN2が高レベルであると
する。この状態で、電源VHHを0Vから20ないし
30Vに引き上げる。この時、ノードN1が低レベ
ルであるからトランジスタT7はカツトオフ状態
になつており、ノードN2が高レベルであるから
トランジスタT5はオン状態となついる。従つて、
ノードN4の電位は低レベル（ほぼVSSに等しい）
になつており、電源VHHはキヤパシタモジユール
CM1の電極D1とD2の間の容量、電極D1とD3の間
の容量およびトンネルキヤパシタTC1の容量の直
列回路に印加される。前述のようにキヤパシタモ
ジユールCM1の静電容量はトンネルキヤパシタ
TC1の静電容量より充分大きいから、電極VHHの
大部分の電圧はトンネルキヤパシタTC1に印加さ
れる。従つて、トンネル効果によりノードFG1へ
電子が注入され、トランジスタT6のフローテイ
ングゲート回路に負の電荷が充電され、トランジ
スタT6がオフ状態となり、揮発性スタテイツク
メモリセル部１から不揮発性メモリセル部２への
データの退避が完了する。
これに対して、揮発性スタテイツクメモリセル
部１のノードN1が高レベル、ノードN2が低レベ
ルの場合は、トランジスタT7がオン、トランジ
スタT5がオフ状態になる。従つて、キヤパシタ
C3、トンネルキヤパシタTC1およびキヤパシタモ
ジユールCM1の電極D3とD1の間の容量の値列回
路に電源VHHが印加され、各キヤパシタの容量関
係から電源VHHの電圧の大部分はトンネルキヤパ
シタTC1に印加される。この場合は、ノードN4
側がノードFG1側より高電圧であるから、トンネ
ル効果によりトランジスタT6のフローテイング
ゲート回路の電子がノードN4側に抜き取られる。
従つて、フローテイングゲート回路すなわちノー
ドFG1が正電荷で充電されトランジスタT6がオ
ン状態になり、揮発性スタテイツクメモリセル部
１から不揮発性メモリセル部２への退避が完了す
る。
部１のノードN1が高レベル、ノードN2が低レベ
ルの場合は、トランジスタT7がオン、トランジ
スタT5がオフ状態になる。従つて、キヤパシタ
C3、トンネルキヤパシタTC1およびキヤパシタモ
ジユールCM1の電極D3とD1の間の容量の値列回
路に電源VHHが印加され、各キヤパシタの容量関
係から電源VHHの電圧の大部分はトンネルキヤパ
シタTC1に印加される。この場合は、ノードN4
側がノードFG1側より高電圧であるから、トンネ
ル効果によりトランジスタT6のフローテイング
ゲート回路の電子がノードN4側に抜き取られる。
従つて、フローテイングゲート回路すなわちノー
ドFG1が正電荷で充電されトランジスタT6がオ
ン状態になり、揮発性スタテイツクメモリセル部
１から不揮発性メモリセル部２への退避が完了す
る。
次に、不揮発性メモリセル部２のデータを揮発
性スタテイツクメモリセル部１に転送する場合の
動作（リコール動作）を説明する。まず、電源
VCCおよびVHHが共に0Vの状態から電源VCCのみ
を5Vに上昇させる。もしノードFG1に負電荷が
充電されておればトランジスタT6がノードN2と
キヤパシタC2の間を遮断する。一方ノードN1は
キヤパシタC1が接続されているため、電源VCCの
引き上げによつて負荷容量の大きいノードN1側
が低レベル、ノードN2側が高レベルにフリツプ
フロツプ回路がセツトされる。
性スタテイツクメモリセル部１に転送する場合の
動作（リコール動作）を説明する。まず、電源
VCCおよびVHHが共に0Vの状態から電源VCCのみ
を5Vに上昇させる。もしノードFG1に負電荷が
充電されておればトランジスタT6がノードN2と
キヤパシタC2の間を遮断する。一方ノードN1は
キヤパシタC1が接続されているため、電源VCCの
引き上げによつて負荷容量の大きいノードN1側
が低レベル、ノードN2側が高レベルにフリツプ
フロツプ回路がセツトされる。
逆に、もしトランジスタT6のフローテイング
ゲートから電子が抜き取られており、正電荷で充
電されておれば、トランジスタT6がオン状態と
され、ノードN2とキヤパシタC2とが接続されて
いる。キヤパシタC2の容量はキヤパシタC1の容
量より大きく選んであるから、電極VCCの引き上
げによつてノードN2が低レベル、ノードN1が高
レベルになるような揮発性スタテイツクメモリセ
ル部１のフリツプフロツプ回路がセツトされる。
ゲートから電子が抜き取られており、正電荷で充
電されておれば、トランジスタT6がオン状態と
され、ノードN2とキヤパシタC2とが接続されて
いる。キヤパシタC2の容量はキヤパシタC1の容
量より大きく選んであるから、電極VCCの引き上
げによつてノードN2が低レベル、ノードN1が高
レベルになるような揮発性スタテイツクメモリセ
ル部１のフリツプフロツプ回路がセツトされる。
しかしながら前述の第１の不揮発性メモリセル
部は大きい静電容量を必要とするキヤパシタを３
個必要とし、このため基板上にこのメモリセル部
を形成する際大きな面積を必要とし、セルサイズ
が大きくなるという問題点があつた。
部は大きい静電容量を必要とするキヤパシタを３
個必要とし、このため基板上にこのメモリセル部
を形成する際大きな面積を必要とし、セルサイズ
が大きくなるという問題点があつた。
発明の目的
本発明の目的は、前述の従来形の装置における
問題点にかんがみ、高電圧電源として電圧供給タ
イミングの異なる２つの電源を用いるという着想
に基づき、不揮発性メモリセル部に用いるキヤパ
シタの数を２個とし、それによりメモリセルの大
きさを小さくすることにある。
問題点にかんがみ、高電圧電源として電圧供給タ
イミングの異なる２つの電源を用いるという着想
に基づき、不揮発性メモリセル部に用いるキヤパ
シタの数を２個とし、それによりメモリセルの大
きさを小さくすることにある。
発明の構成
本発明においては、１対の入／出力ノードを有
するフリツプフロツプを含む揮発性メモリセル部
と、該揮発性メモリセル部の記憶情報を退避させ
るために該１対の入／出力ノードの一方のみに接
続された不揮発性メモリセル部とが対になつて１
つのメモリセルが構成され、 該不揮発性メモリセル部は、 ゲートが該一方の入／出力ノードに接続され、
前記揮発性メモリセル部の記憶情報の応じてオ
ン、オフする第１のトランジスタと、 一方の電極が該第１のトランジスタへ接続され
た第１のキヤパシタと、 該第１のキヤパシタの該一方の電極と該第１の
トランジスタとの接続点に一方の電極が接続さ
れ、かつ該一方の電極と他方の電極との間でトン
ネル効果を生ずる第２のキヤパシタと、 一方の電極が該第２のキヤパシタの他方の電極
に接続された第３のキヤパシタと、 該第２のキヤパシタと該第３のキヤパシタとの
接続点にゲートが接続され、前記一方の入／出力
ノードの側にドレインが接続され、かつ該ゲート
がフローテイング状態になされた第２のトランジ
スタとを具備し、 前記第３のキヤパシタの他方の電極の電位を前
記第１のキヤパシタの他方の電極の電位に対して
上昇させ、次いで該第１のキヤパシタの他方の電
極の電位を該第３のキヤパシタの他方の電極の電
位に対して上昇させることによつて、前記揮発性
メモリセル部の情報を前記不揮発性メモリセル部
へ書込み、書込まれた該情報に応じて前記第２の
トランジスタがオン、オフする様にしたことを特
徴とする不揮発性ランダムアクセスメモリ装置が
提供される。
するフリツプフロツプを含む揮発性メモリセル部
と、該揮発性メモリセル部の記憶情報を退避させ
るために該１対の入／出力ノードの一方のみに接
続された不揮発性メモリセル部とが対になつて１
つのメモリセルが構成され、 該不揮発性メモリセル部は、 ゲートが該一方の入／出力ノードに接続され、
前記揮発性メモリセル部の記憶情報の応じてオ
ン、オフする第１のトランジスタと、 一方の電極が該第１のトランジスタへ接続され
た第１のキヤパシタと、 該第１のキヤパシタの該一方の電極と該第１の
トランジスタとの接続点に一方の電極が接続さ
れ、かつ該一方の電極と他方の電極との間でトン
ネル効果を生ずる第２のキヤパシタと、 一方の電極が該第２のキヤパシタの他方の電極
に接続された第３のキヤパシタと、 該第２のキヤパシタと該第３のキヤパシタとの
接続点にゲートが接続され、前記一方の入／出力
ノードの側にドレインが接続され、かつ該ゲート
がフローテイング状態になされた第２のトランジ
スタとを具備し、 前記第３のキヤパシタの他方の電極の電位を前
記第１のキヤパシタの他方の電極の電位に対して
上昇させ、次いで該第１のキヤパシタの他方の電
極の電位を該第３のキヤパシタの他方の電極の電
位に対して上昇させることによつて、前記揮発性
メモリセル部の情報を前記不揮発性メモリセル部
へ書込み、書込まれた該情報に応じて前記第２の
トランジスタがオン、オフする様にしたことを特
徴とする不揮発性ランダムアクセスメモリ装置が
提供される。
発明の実施例
本発明の第１の実施例としての不揮発性ランダ
ムアクセスメモリ装置に用いられるメモリセルの
回路図が第２図ａに示される。このメモリセルは
揮発性スタテイツクメモリセル部１および不揮発
性メモリセル部３を具備する。
ムアクセスメモリ装置に用いられるメモリセルの
回路図が第２図ａに示される。このメモリセルは
揮発性スタテイツクメモリセル部１および不揮発
性メモリセル部３を具備する。
揮発性スタテイツクメモリセル部１は従来形の
スタテイツクメモリセルと同様であるので説明を
省略する。
スタテイツクメモリセルと同様であるので説明を
省略する。
不揮発性メモリセル部３は、第１のトランジス
タとしてのMISトランジスタT12、第２のトラン
ジスタとしてのMISトランジスタT11、リコール
用のキヤパシタC11，C12、第１および第３のキヤ
パシタとしてのキヤパシタC21，キヤパシタC22、
およびフローテイングゲート素子である第２のキ
ヤパシタとしてのトンネルキヤパシタTC11を具
備する。
タとしてのMISトランジスタT12、第２のトラン
ジスタとしてのMISトランジスタT11、リコール
用のキヤパシタC11，C12、第１および第３のキヤ
パシタとしてのキヤパシタC21，キヤパシタC22、
およびフローテイングゲート素子である第２のキ
ヤパシタとしてのトンネルキヤパシタTC11を具
備する。
揮発性スタテイツクメモリセル部１のフリツプ
フロツプの交差接続された１つの接続点、すなわ
ち第１のノードN1はキヤパシタC11を介して電源
VSS（通常接地）へ接続される。該フリツプフロツ
プの交差接続された他方の接続点、すなわち第２
のノードN2はトランジスタT11およびキヤパシタ
C12を介して電源VSSへ接続される。第１の高電圧
電源VH1は、キヤパシタC21を介してトランジス
タT11のゲートおよびトンネルキヤパシタTC11へ
接続される。第２の高電圧電源VH2はキヤパシタ
C22を介してトンネルキヤパシタTC11へ接続され
る。キヤパシタC22とトンネルキヤパシタTC11の
相互接続点はトランジスタT12を介して電源VSS
に接続される。トランジスタT12のゲートはノー
ドN2に接続される。
フロツプの交差接続された１つの接続点、すなわ
ち第１のノードN1はキヤパシタC11を介して電源
VSS（通常接地）へ接続される。該フリツプフロツ
プの交差接続された他方の接続点、すなわち第２
のノードN2はトランジスタT11およびキヤパシタ
C12を介して電源VSSへ接続される。第１の高電圧
電源VH1は、キヤパシタC21を介してトランジス
タT11のゲートおよびトンネルキヤパシタTC11へ
接続される。第２の高電圧電源VH2はキヤパシタ
C22を介してトンネルキヤパシタTC11へ接続され
る。キヤパシタC22とトンネルキヤパシタTC11の
相互接続点はトランジスタT12を介して電源VSS
に接続される。トランジスタT12のゲートはノー
ドN2に接続される。
キヤパシタC21，C22は、第１図の場合のように
デプレツシヨンMOS形のキヤパシタで構成して
もよく、或いは２層のポリシリコンを絶縁膜を介
して積層したキヤパシタでもよい。それらの静電
容量はトンネルキヤパシタTC11の静電容量に比
べて充分大きく選択されている。また、リコール
用のキヤパシタC12はキヤパシタC11よりも静電容
量が大きくなるように容量が決められている。
デプレツシヨンMOS形のキヤパシタで構成して
もよく、或いは２層のポリシリコンを絶縁膜を介
して積層したキヤパシタでもよい。それらの静電
容量はトンネルキヤパシタTC11の静電容量に比
べて充分大きく選択されている。また、リコール
用のキヤパシタC12はキヤパシタC11よりも静電容
量が大きくなるように容量が決められている。
上述のメモリセルの動作を説明する。まず揮発
性スタテイツクメモリセル部１のデータを不揮発
性メモリセル部３に転送する場合は次のように行
なわれる。電源VH2を0V（接地電位）として電源
VH1を0Vから約20Vに上昇する。約20Vの電圧は
キヤパシタC21、トンネルキヤパシタTC11、およ
びノードN2が低レベル場合はキヤパシタC22に直
列に印加される。この電圧はキヤパシタの容量値
の大きさの関係から大部分トンネルキヤパシタ
TC11の両端に印加される。トンネルキヤパシタ
TC11の両端に20V程度の電圧が印加されると、
約150オングストロームの絶縁層に10MV／cm以
上の電界が加わることになりトンネル効果を生ず
る。トンネル効果によりトランジスタT11のフロ
ーテイングゲート回路すなわちノードFG11に電
子が注入され、ノードFG11は負電荷で充電され
る。
性スタテイツクメモリセル部１のデータを不揮発
性メモリセル部３に転送する場合は次のように行
なわれる。電源VH2を0V（接地電位）として電源
VH1を0Vから約20Vに上昇する。約20Vの電圧は
キヤパシタC21、トンネルキヤパシタTC11、およ
びノードN2が低レベル場合はキヤパシタC22に直
列に印加される。この電圧はキヤパシタの容量値
の大きさの関係から大部分トンネルキヤパシタ
TC11の両端に印加される。トンネルキヤパシタ
TC11の両端に20V程度の電圧が印加されると、
約150オングストロームの絶縁層に10MV／cm以
上の電界が加わることになりトンネル効果を生ず
る。トンネル効果によりトランジスタT11のフロ
ーテイングゲート回路すなわちノードFG11に電
子が注入され、ノードFG11は負電荷で充電され
る。
スタテイツクメモリセル部１の記憶情報が逆の
場合、即ちノードN2が高レベルの場合も同様に
ノードFG11は負電荷で充電される。この場合は
トランジスタT12がオンして、電源VH1からの20V
の電圧がキヤパシタC21とトンネルキヤパシタ
TC11との直列回路のみに加わる点が相違するだ
けである。
場合、即ちノードN2が高レベルの場合も同様に
ノードFG11は負電荷で充電される。この場合は
トランジスタT12がオンして、電源VH1からの20V
の電圧がキヤパシタC21とトンネルキヤパシタ
TC11との直列回路のみに加わる点が相違するだ
けである。
次に電源VH1を0Vに降下し、電源VH2を約20V
に上昇させると、揮発性メモリ部のデータによつ
て、ノードN2が高レベル（5V）であればトラン
ジスタT12が導通し、キヤパシタC22のトランジ
スタT12への接続端がほぼ電源VSSのレベル（低
レベル）に保たれるため、ノードFG11は負電荷
で充電されたまま変化しない、しかし、揮発性メ
モリ部のデータによつて、ノードN2が低レベル
であれば、トランジスタT12はオフ状態となり、
キヤパシタC12のトランジスタT12への接続端フ
ローテイング状態となり、各キヤパシタの容量関
係により、ほぼ20Vに上昇する。トンネルキヤパ
シタTC11の両端には前述の場合と逆の電圧が印
加されるから、電子がトンネル効果によりノード
FG11から排出され、ノードFG11は正電荷で充電
される。結局ノードN2が高レベルであれば転送
によつてノードFG11が負電荷で充電され、ノー
ドN2が低レベルであればノードFG11が正電荷で
充電される。上記の充電された電荷は電源が遮断
されても長期間保持される。
に上昇させると、揮発性メモリ部のデータによつ
て、ノードN2が高レベル（5V）であればトラン
ジスタT12が導通し、キヤパシタC22のトランジ
スタT12への接続端がほぼ電源VSSのレベル（低
レベル）に保たれるため、ノードFG11は負電荷
で充電されたまま変化しない、しかし、揮発性メ
モリ部のデータによつて、ノードN2が低レベル
であれば、トランジスタT12はオフ状態となり、
キヤパシタC12のトランジスタT12への接続端フ
ローテイング状態となり、各キヤパシタの容量関
係により、ほぼ20Vに上昇する。トンネルキヤパ
シタTC11の両端には前述の場合と逆の電圧が印
加されるから、電子がトンネル効果によりノード
FG11から排出され、ノードFG11は正電荷で充電
される。結局ノードN2が高レベルであれば転送
によつてノードFG11が負電荷で充電され、ノー
ドN2が低レベルであればノードFG11が正電荷で
充電される。上記の充電された電荷は電源が遮断
されても長期間保持される。
不揮発性メモリセル部３からデータが揮発性ス
タテイツクメモリセル部１へ転送される場合は次
にように行なわれる。フリツプフロツプの電源
VCCが０から5Vへ上昇されると、ノードFG11の
状態によつて次のようにフリツプフロツプがセツ
トされる。すなわち、ノードFG11が正電荷で充
電されていれば、トランジスタT11がオン状態と
なり、キヤパシタC12がノードN2に接続され、ノ
ードFG11が負電荷で充電されていると、トラン
ジスタT11がオフ状態となり、キヤパシタC12が
ノードN2から切離される。キヤパシタC12の静電
容量はキヤパシタC11の静電容量よりも大きいか
ら、キヤパシタC12がノードN2に接続されている
時はノードN2の負荷容量が大きく、フリツプフ
ロツプはノードN1が高レベルにセツトされ、キ
ヤパシタC12がノードN2に接続されていない時
は、ノードN1が負荷容量が大きく、フリツプフ
ロツプはノードN2が高レベルにセツトされる。
結局ノードFG11が正電荷で充電されている時は、
ノードN1が高レベルにセツトされ、負電荷で充
電されている時はノードN1が低レベルにセツト
される。
タテイツクメモリセル部１へ転送される場合は次
にように行なわれる。フリツプフロツプの電源
VCCが０から5Vへ上昇されると、ノードFG11の
状態によつて次のようにフリツプフロツプがセツ
トされる。すなわち、ノードFG11が正電荷で充
電されていれば、トランジスタT11がオン状態と
なり、キヤパシタC12がノードN2に接続され、ノ
ードFG11が負電荷で充電されていると、トラン
ジスタT11がオフ状態となり、キヤパシタC12が
ノードN2から切離される。キヤパシタC12の静電
容量はキヤパシタC11の静電容量よりも大きいか
ら、キヤパシタC12がノードN2に接続されている
時はノードN2の負荷容量が大きく、フリツプフ
ロツプはノードN1が高レベルにセツトされ、キ
ヤパシタC12がノードN2に接続されていない時
は、ノードN1が負荷容量が大きく、フリツプフ
ロツプはノードN2が高レベルにセツトされる。
結局ノードFG11が正電荷で充電されている時は、
ノードN1が高レベルにセツトされ、負電荷で充
電されている時はノードN1が低レベルにセツト
される。
本実施例の変形例が第２図ｂに示される。この
回路は第２図ａの回路における不揮発性メモリセ
ル部に対応する部分のみ示す。この回路はキヤパ
シタC12の代りにトランジスタT13をトランジス
タT11とノードN2の間に挿入し、トランジスタ
T13のゲートにアレイリコール信号を加えるよう
にしたものである。トランジスタT13は不揮発性
メモリセル部のデータを揮発性メモリセル部に転
送する場合に短時間だけオンとされる。すなわ
ち、トランジスタT13のゲートに印加されるアレ
イリコール信号は電源VCCの投入時に短時間だけ
印加される。これにより不揮発性メモリセル部の
データを揮発性メモリセル部に転送する場合、も
しトランジスタT11のフローテイングゲート回路
に正電荷が充電されており該トランジスタT11が
オンとなつている場合にはトランジスタT13が短
時間だけオンとなることによつてノードN2の電
圧を引き下げる働きをする。このような動作によ
り、リコール用キヤパシタC12を用いることなく
不揮発性メモリセル部のデータを揮発性メモリセ
ル部に転送することが可能になり、半導体基板上
におけるメモリセルの専有面積を少なくすること
が可能になる。また、リコール用トランジスタ
T13がカツトオフしている時はトランジスタT11
のドレイン電圧が低レベル（VSS）となるため、
ドレインからゲートにホツトエレクトロンがとび
込むことがなくなりフローテイングゲート回路の
電荷量の変動が防止され長時間にわたり安定にデ
ータ保持を行うことが可能となる。
回路は第２図ａの回路における不揮発性メモリセ
ル部に対応する部分のみ示す。この回路はキヤパ
シタC12の代りにトランジスタT13をトランジス
タT11とノードN2の間に挿入し、トランジスタ
T13のゲートにアレイリコール信号を加えるよう
にしたものである。トランジスタT13は不揮発性
メモリセル部のデータを揮発性メモリセル部に転
送する場合に短時間だけオンとされる。すなわ
ち、トランジスタT13のゲートに印加されるアレ
イリコール信号は電源VCCの投入時に短時間だけ
印加される。これにより不揮発性メモリセル部の
データを揮発性メモリセル部に転送する場合、も
しトランジスタT11のフローテイングゲート回路
に正電荷が充電されており該トランジスタT11が
オンとなつている場合にはトランジスタT13が短
時間だけオンとなることによつてノードN2の電
圧を引き下げる働きをする。このような動作によ
り、リコール用キヤパシタC12を用いることなく
不揮発性メモリセル部のデータを揮発性メモリセ
ル部に転送することが可能になり、半導体基板上
におけるメモリセルの専有面積を少なくすること
が可能になる。また、リコール用トランジスタ
T13がカツトオフしている時はトランジスタT11
のドレイン電圧が低レベル（VSS）となるため、
ドレインからゲートにホツトエレクトロンがとび
込むことがなくなりフローテイングゲート回路の
電荷量の変動が防止され長時間にわたり安定にデ
ータ保持を行うことが可能となる。
尚、ランダムアクセスメモリ部はダイナミツク
形のセルで構成することもでき、その場にも本発
明を適用できることは明らかである。
形のセルで構成することもでき、その場にも本発
明を適用できることは明らかである。
発明の効果
本発明によれば、揮発性メモリセル部の不揮発
性メモリセル部を組合せることによつて構成され
る不揮発性ランダムアクセスメモリ装置におい
て、不揮発性メモリセル部に用いるキヤパシタの
数を２個に制限でき、それによりメモリセルの大
きさを小さくすることができる。また第１図従来
例のものと比べて、不揮発性メモリセル部をラン
ダムアクセスメモリの一方の出力ノード側にすべ
て配置できるので、高密度レイアウトが容易にな
るという効果もある。
性メモリセル部を組合せることによつて構成され
る不揮発性ランダムアクセスメモリ装置におい
て、不揮発性メモリセル部に用いるキヤパシタの
数を２個に制限でき、それによりメモリセルの大
きさを小さくすることができる。また第１図従来
例のものと比べて、不揮発性メモリセル部をラン
ダムアクセスメモリの一方の出力ノード側にすべ
て配置できるので、高密度レイアウトが容易にな
るという効果もある。
第１図は従来形の不揮発性スタテイツクランダ
ムアクセスメモリ装置に用いられるメモリセルの
回路図、第２図ａは本発明の第１の実施例として
の不揮発性ランダムアクセスメモリ装置に用いら
れるメモリセルの回路図、第２図ｂは第２図ａの
回路の変形例を示す部分的な回路図である。 １……揮発性スタテイツクメモリセル部、２，
３……不揮発性メモリセル部、４……揮発性ダイ
ナミツクメモリセル部、５……不揮発性メモリセ
ル部、BL……ビツト線、C1，C2，C3，C11，C12，
C21，C22……キヤパシタ、T1，T2，T3，T4，
T5，T6，T7，T11，T12，T13……MISトランジ
スタ、TC1，TC11……トンネルキヤパシタ、WL
……ワード線。
ムアクセスメモリ装置に用いられるメモリセルの
回路図、第２図ａは本発明の第１の実施例として
の不揮発性ランダムアクセスメモリ装置に用いら
れるメモリセルの回路図、第２図ｂは第２図ａの
回路の変形例を示す部分的な回路図である。 １……揮発性スタテイツクメモリセル部、２，
３……不揮発性メモリセル部、４……揮発性ダイ
ナミツクメモリセル部、５……不揮発性メモリセ
ル部、BL……ビツト線、C1，C2，C3，C11，C12，
C21，C22……キヤパシタ、T1，T2，T3，T4，
T5，T6，T7，T11，T12，T13……MISトランジ
スタ、TC1，TC11……トンネルキヤパシタ、WL
……ワード線。
Claims (1)
- 【特許請求の範囲】 １ １対の入／出力ノードを有するフリツプフロ
ツプを含む揮発性メモリセル部と、該揮発性メモ
リセル部の記憶情報を退避させるために該１対の
入／出力ノードの一方のみに接続された不揮発性
メモリセル部とが対になつて１つのメモリセルが
構成され、 該不揮発性メモリセル部は、 ゲートが該一方の入／出力ノードに接続され、
前記揮発性メモリセル部の記憶情報に応じてオ
ン、オフする第１のトランジスタと、 一方の電極が該第１のトランジスタへ接続され
た第１のキヤパシタと、 該第１のキヤパシタの該一方の電極と該第１の
トランジスタとの接続点に一方の電極が接続さ
れ、かつ該一方の電極の他方の電極との間でトン
ネル効果を生ずる第２のキヤパシタと、 一方の電極が該第２のキヤパシタの他方の電極
に接続された第３のキヤパシタと、 該第２のキヤパシタと該第３のキヤパシタとの
接続点にゲートが接続され、前記一方の入／出力
ノードの側にドレインが接続され、かつ該ゲート
がフローテイング状態になされた第２のトランジ
スタとを具備し、 前記第３のキヤパシタの他方の電極の電位を前
記第１のキヤパシタの他方の電極の電位に対して
上昇させ、次いで該第１のキヤパシタの他方の電
極の電位を該第３のキヤパシタの他方の電極の電
位に対して上昇させることによつて、前記揮発性
メモリセル部の情報を前記不揮発性メモリセル部
へ書込み、書込まれた該情報に応じて前記第２の
トランジスタがオン、オフする様にしたことを特
徴とする不揮発性ランダムアクセスメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59213601A JPS61113189A (ja) | 1984-10-12 | 1984-10-12 | 不揮発性ランダムアクセスメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59213601A JPS61113189A (ja) | 1984-10-12 | 1984-10-12 | 不揮発性ランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61113189A JPS61113189A (ja) | 1986-05-31 |
| JPH0415556B2 true JPH0415556B2 (ja) | 1992-03-18 |
Family
ID=16641887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59213601A Granted JPS61113189A (ja) | 1984-10-12 | 1984-10-12 | 不揮発性ランダムアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61113189A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256296A (ja) * | 1986-04-30 | 1987-11-07 | Fujitsu Ltd | 半導体不揮発性記憶装置 |
| JPS644062A (en) * | 1987-06-26 | 1989-01-09 | Seiko Instr & Electronics | Nonvolatile ram |
| JPS6414798A (en) * | 1987-07-09 | 1989-01-18 | Fujitsu Ltd | Non-volatile memory device |
| CN103069717B (zh) * | 2010-08-06 | 2018-01-30 | 株式会社半导体能源研究所 | 半导体集成电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60185297A (ja) * | 1984-03-02 | 1985-09-20 | Fujitsu Ltd | 不揮発性ランダムアクセスメモリ装置 |
-
1984
- 1984-10-12 JP JP59213601A patent/JPS61113189A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60185297A (ja) * | 1984-03-02 | 1985-09-20 | Fujitsu Ltd | 不揮発性ランダムアクセスメモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61113189A (ja) | 1986-05-31 |
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