JPH039559B2 - - Google Patents
Info
- Publication number
- JPH039559B2 JPH039559B2 JP59038829A JP3882984A JPH039559B2 JP H039559 B2 JPH039559 B2 JP H039559B2 JP 59038829 A JP59038829 A JP 59038829A JP 3882984 A JP3882984 A JP 3882984A JP H039559 B2 JPH039559 B2 JP H039559B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- transistor
- capacitor
- cell section
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 85
- 238000007667 floating Methods 0.000 claims description 12
- 230000000694 effects Effects 0.000 claims description 8
- 230000003068 static effect Effects 0.000 description 31
- 238000010586 diagram Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 3
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
技術分野
本発明は不揮発性ランダムアクセスメモリ装置
に関し、特に揮発性メモリセルにフローテイング
ゲート回路素子を用いた不揮発性メモリセル部を
組合わせて構成された不揮発性ランダムアクセス
メモリ装置に関する。
に関し、特に揮発性メモリセルにフローテイング
ゲート回路素子を用いた不揮発性メモリセル部を
組合わせて構成された不揮発性ランダムアクセス
メモリ装置に関する。
技術の背景
最近、スタテイツク形ランダムアクセスメモリ
装置において、揮発性メモリセルにフローテイン
グゲート回路素子を組合わせることにより不揮発
性メモリセルを作成し、このような不揮発性メモ
リセルを用いて不揮発性メモリ装置を構成するこ
とが行われている。このようなスタテイツクラン
ダムアクセスメモリ装置においては、各メモリセ
ルの回路構成が複雑になり各メモリセルの大きさ
が大きくなる傾向にある。このような傾向はメモ
リ装置の信頼性および集積度の低下を招くので、
回路構成の工夫によつて、その改善が望まれる。
装置において、揮発性メモリセルにフローテイン
グゲート回路素子を組合わせることにより不揮発
性メモリセルを作成し、このような不揮発性メモ
リセルを用いて不揮発性メモリ装置を構成するこ
とが行われている。このようなスタテイツクラン
ダムアクセスメモリ装置においては、各メモリセ
ルの回路構成が複雑になり各メモリセルの大きさ
が大きくなる傾向にある。このような傾向はメモ
リ装置の信頼性および集積度の低下を招くので、
回路構成の工夫によつて、その改善が望まれる。
従来技術と問題点
第１図には従来形の不揮発性スタテイツクラン
ダムアクセスメモリ装置に用いられているメモリ
セルが示される。このメモリセルは揮発性スタテ
イツクメモリセル部１および不揮発性メモリセル
部２を具備する。
ダムアクセスメモリ装置に用いられているメモリ
セルが示される。このメモリセルは揮発性スタテ
イツクメモリセル部１および不揮発性メモリセル
部２を具備する。
揮発性スタテイツクメモリセル部１は通常の揮
発性スタテイツクランダムアクセスメモリ装置に
用いられているものと同様なフリツプフロツプ形
の構成である。揮発性スタテイツクメモリセル部
１はノードN1およびN2に接続されたトランスフ
アゲート用トランジスタを介して、データの書き
込みおよび読み出しが行われる。
発性スタテイツクランダムアクセスメモリ装置に
用いられているものと同様なフリツプフロツプ形
の構成である。揮発性スタテイツクメモリセル部
１はノードN1およびN2に接続されたトランスフ
アゲート用トランジスタを介して、データの書き
込みおよび読み出しが行われる。
不揮発性メモリセル部２は、MIS（金属−絶縁
物−金属）トランジスタT5，T6およびT7、キヤ
パシタモジユールCM1、キヤパシタC1，C2およ
びC3、およびフローテイングゲート回路素子と
してのトンネルキヤパシタTC1を具備する。キヤ
パシタモジユールCM1は電極D1と他の電極D2お
よびD3の間に静電容量を有する。キヤパシタモ
ジユールCM1の電極間容量およびキヤパシタC3
の容量はトンネルキヤパシタTC1の静電容量に比
べて充分大きく選択されている。なお電極間に電
圧を印加するとトンネル効果を生ずるキヤパシタ
をトンネルキヤパシタと言う。
物−金属）トランジスタT5，T6およびT7、キヤ
パシタモジユールCM1、キヤパシタC1，C2およ
びC3、およびフローテイングゲート回路素子と
してのトンネルキヤパシタTC1を具備する。キヤ
パシタモジユールCM1は電極D1と他の電極D2お
よびD3の間に静電容量を有する。キヤパシタモ
ジユールCM1の電極間容量およびキヤパシタC3
の容量はトンネルキヤパシタTC1の静電容量に比
べて充分大きく選択されている。なお電極間に電
圧を印加するとトンネル効果を生ずるキヤパシタ
をトンネルキヤパシタと言う。
第１図の回路において、揮発性スタテイツクメ
モリセル部１のデータを不揮発性メモリセル部２
へ転送する場合の動作を説明する。例えば、ノー
ドN1が低レベル、ノードN2が高レベルであると
する。この状態で、電源VHHを0Vから20ないし
30Vに引き上げる。この時、ノードN1が低レベ
ルであるからトランジスタT7はカツトオフ状態
になつており、ノードN2が高レベルであるから
トランジスタT5はオン状態となつている。従つ
て、ノードN4の電位は低レベル（ほぼVSSに等し
い）になつており、電源VHHはキヤパシタモジユ
ールCM1の電極D1とD2の間の容量、電極D1とD3
の間の容量およびトンネルキヤパシタTC1の容量
の直列回路に印加される。前述のようにキヤパシ
タモジユールCM1の静電容量はトンネルキヤパ
シタTC1の静電容量より充分大きいから、電源
VHHの大部分の電圧はトンネルキヤパシタTC1に
印加される。従つて、トンネル効果によりノード
N4からノードFG1へ電子が注入され、トランジ
スタT6のフローテイングゲート回路に負の電荷
が充電され、トランジスタT6がオフ状態となり、
揮発性スタテイツクメモリセル部１から不揮発性
メモリセル部２へのデータの退避が完了する。
モリセル部１のデータを不揮発性メモリセル部２
へ転送する場合の動作を説明する。例えば、ノー
ドN1が低レベル、ノードN2が高レベルであると
する。この状態で、電源VHHを0Vから20ないし
30Vに引き上げる。この時、ノードN1が低レベ
ルであるからトランジスタT7はカツトオフ状態
になつており、ノードN2が高レベルであるから
トランジスタT5はオン状態となつている。従つ
て、ノードN4の電位は低レベル（ほぼVSSに等し
い）になつており、電源VHHはキヤパシタモジユ
ールCM1の電極D1とD2の間の容量、電極D1とD3
の間の容量およびトンネルキヤパシタTC1の容量
の直列回路に印加される。前述のようにキヤパシ
タモジユールCM1の静電容量はトンネルキヤパ
シタTC1の静電容量より充分大きいから、電源
VHHの大部分の電圧はトンネルキヤパシタTC1に
印加される。従つて、トンネル効果によりノード
N4からノードFG1へ電子が注入され、トランジ
スタT6のフローテイングゲート回路に負の電荷
が充電され、トランジスタT6がオフ状態となり、
揮発性スタテイツクメモリセル部１から不揮発性
メモリセル部２へのデータの退避が完了する。
これに対して、揮発性スタテイツクメモリセル
部１のノードN1が高レベル、ノードN2が低レベ
ルの場合は、トランジスタT7がオン、トランジ
スタT5がオフ状態になる。従つて、キヤパシタ
C3、トンネルキヤパシタTC1およびキヤパシタモ
ジユールCM1の電極D3とD1の間の容量の直列回
路に電源VHHが印加され、各キヤパシタの容量関
係から電源VHHの電圧の大部分はトンネルキヤパ
シタTC1に印加される。この場合は、ノードN4
側がノードFG1側より高電圧であるから、トンネ
ル効果によりノードFG1（トランジスタT6のフロ
ーテイングゲート回路）の電子がノードN4側に
抜き取られる。従つて、フローテイングゲート回
路すなわちノードFG1が正電荷で充電されトラン
ジスタT6がオン状態になり、揮発性スタテイツ
クメモリセル部１から不揮発性メモリセル部２へ
の退避が完了する。
部１のノードN1が高レベル、ノードN2が低レベ
ルの場合は、トランジスタT7がオン、トランジ
スタT5がオフ状態になる。従つて、キヤパシタ
C3、トンネルキヤパシタTC1およびキヤパシタモ
ジユールCM1の電極D3とD1の間の容量の直列回
路に電源VHHが印加され、各キヤパシタの容量関
係から電源VHHの電圧の大部分はトンネルキヤパ
シタTC1に印加される。この場合は、ノードN4
側がノードFG1側より高電圧であるから、トンネ
ル効果によりノードFG1（トランジスタT6のフロ
ーテイングゲート回路）の電子がノードN4側に
抜き取られる。従つて、フローテイングゲート回
路すなわちノードFG1が正電荷で充電されトラン
ジスタT6がオン状態になり、揮発性スタテイツ
クメモリセル部１から不揮発性メモリセル部２へ
の退避が完了する。
次に、不揮発性メモリセル部２のデータを揮発
性スタテイツクメモリセル部１に転送する場合の
動作を説明する。まず、電源VCCおよびVHHが共
に0Vの状態から電源VCCのみを5Vに上昇させる。
もしノードFG1に負電荷が充電されておればトラ
ンジスタT6がノードN2とキヤパシタC2の間を遮
断する。一方ノードN1はキヤパシタC1が接続さ
れているため、電源VCCの引き上げによつて負荷
容量の大きいノードN1側が低レベル、ノードN2
側が高レベルにフリツプフロツプ回路がセツトさ
れる。
性スタテイツクメモリセル部１に転送する場合の
動作を説明する。まず、電源VCCおよびVHHが共
に0Vの状態から電源VCCのみを5Vに上昇させる。
もしノードFG1に負電荷が充電されておればトラ
ンジスタT6がノードN2とキヤパシタC2の間を遮
断する。一方ノードN1はキヤパシタC1が接続さ
れているため、電源VCCの引き上げによつて負荷
容量の大きいノードN1側が低レベル、ノードN2
側が高レベルにフリツプフロツプ回路がセツトさ
れる。
逆に、もしトランジスタT6のフローテイング
ゲートから電子が抜き取られており、正電荷で充
電されておれば、トランジスタT6がオン状態と
され、ノードN2とキヤパシタC2とが接続されて
いる。キヤパシタC2の容量はキヤパシタC1の容
量より大きく選んであるから、電源VCCの引き上
げによつてノードN2が低レベル、ノードN1が高
レベルになるよう揮発性スタテイツクメモリセル
部１のフリツプフロツプ回路がセツトされる。上
述の不揮発性スタテイツクランダムアクセスメモ
リ装置については、特願昭58−191039号の明細書
に記載されている。
ゲートから電子が抜き取られており、正電荷で充
電されておれば、トランジスタT6がオン状態と
され、ノードN2とキヤパシタC2とが接続されて
いる。キヤパシタC2の容量はキヤパシタC1の容
量より大きく選んであるから、電源VCCの引き上
げによつてノードN2が低レベル、ノードN1が高
レベルになるよう揮発性スタテイツクメモリセル
部１のフリツプフロツプ回路がセツトされる。上
述の不揮発性スタテイツクランダムアクセスメモ
リ装置については、特願昭58−191039号の明細書
に記載されている。
しかしながら前述の第１図のメモリセルにおい
ては、スタテイツクメモリのフリツプフロツプの
交差接続された２つの接続点、すなわちノード
N1およびノードN2の両方の情報を不揮発性メモ
リセル部へ供給しなければならず、このことはメ
モリセルを集積回路に配置する場合、そのレイア
ウトの自由度を減少し、その結果、各メモリセル
の基板占有面積が大きくなるという問題点があつ
た。
ては、スタテイツクメモリのフリツプフロツプの
交差接続された２つの接続点、すなわちノード
N1およびノードN2の両方の情報を不揮発性メモ
リセル部へ供給しなければならず、このことはメ
モリセルを集積回路に配置する場合、そのレイア
ウトの自由度を減少し、その結果、各メモリセル
の基板占有面積が大きくなるという問題点があつ
た。
発明の目的
本発明の目的は、前述の従来形の装置のメモリ
セルにおける問題点にかんがみ、揮発性スタテイ
ツクメモリセル部のフリツプフロツプの一方側の
ノードの情報の反転信号から他方側のノードの情
報を得るという着想に基づき、該揮発性スタテイ
ツクメモリセルのノードの一方の情報のみ利用す
るようにし、それによりメモリセルを集積回路に
配置する場合、そのレイアウトの自由度を増加
し、各メモリセルの基板占有面積を小さくするこ
とにある。
セルにおける問題点にかんがみ、揮発性スタテイ
ツクメモリセル部のフリツプフロツプの一方側の
ノードの情報の反転信号から他方側のノードの情
報を得るという着想に基づき、該揮発性スタテイ
ツクメモリセルのノードの一方の情報のみ利用す
るようにし、それによりメモリセルを集積回路に
配置する場合、そのレイアウトの自由度を増加
し、各メモリセルの基板占有面積を小さくするこ
とにある。
発明の構成
本発明においては、揮発性メモリセル部と、該
揮発性メモリセル部の記憶情報を待避させるため
の不揮発性メモリセル部とが対になつて１つのメ
モリセルが構成され、前記揮発性メモリセル部は
交差接続された第１、第２のトランジスタを有
し、前記不揮発性メモリセル部は、ゲートが該第
２のトランジスタのゲートに接続された第３のト
ランジスタと、該第３のトランジスタの一方の電
極をゲートに接続された第４のトランジスタと、
該第４のトランジスタにそれぞれ一方の電極が接
続された第１、第２のキヤパシタと、該第４のト
ランジスタのゲートと該第１のキヤパシタの他方
の電極との間に接続され、かつ電極間でトンネル
効果を生ずる第３のキヤパシタと、一方の電極が
該第４のトランジスタのゲートに接続された第４
のキヤパシタと、該第１のキヤパシタと該第３の
キヤパシタとの接続点にゲートが接続されかつ該
ゲートがフローテイング状態である第５のトラン
ジスタとを具備し、該第２、第４のキヤパシタの
他方の電極に書込み電圧を印加することで、前記
揮発性メモリセル部の記憶情報を前記不揮発性メ
モリセル部へ書込み、前記第５のトランジスタか
らの信号を前記第２のトランジスタのゲートに与
えることによつて前記不揮発性メモリセル部の記
憶情報を前記不揮発性メモリセル部へリコールす
る様にしたことを特徴とする不揮発性ランダムア
クセスメモリ装置が提供される。
揮発性メモリセル部の記憶情報を待避させるため
の不揮発性メモリセル部とが対になつて１つのメ
モリセルが構成され、前記揮発性メモリセル部は
交差接続された第１、第２のトランジスタを有
し、前記不揮発性メモリセル部は、ゲートが該第
２のトランジスタのゲートに接続された第３のト
ランジスタと、該第３のトランジスタの一方の電
極をゲートに接続された第４のトランジスタと、
該第４のトランジスタにそれぞれ一方の電極が接
続された第１、第２のキヤパシタと、該第４のト
ランジスタのゲートと該第１のキヤパシタの他方
の電極との間に接続され、かつ電極間でトンネル
効果を生ずる第３のキヤパシタと、一方の電極が
該第４のトランジスタのゲートに接続された第４
のキヤパシタと、該第１のキヤパシタと該第３の
キヤパシタとの接続点にゲートが接続されかつ該
ゲートがフローテイング状態である第５のトラン
ジスタとを具備し、該第２、第４のキヤパシタの
他方の電極に書込み電圧を印加することで、前記
揮発性メモリセル部の記憶情報を前記不揮発性メ
モリセル部へ書込み、前記第５のトランジスタか
らの信号を前記第２のトランジスタのゲートに与
えることによつて前記不揮発性メモリセル部の記
憶情報を前記不揮発性メモリセル部へリコールす
る様にしたことを特徴とする不揮発性ランダムア
クセスメモリ装置が提供される。
発明の実施例
本発明の第１の実施例としての不揮発性ランダ
ムアクセスメモリ装置に用いられるメモリセルの
回路図が第２図に示される。このメモリセルは揮
発性スタテイツクメモリセル部１および不揮発性
メモリセル部３を具備する。
ムアクセスメモリ装置に用いられるメモリセルの
回路図が第２図に示される。このメモリセルは揮
発性スタテイツクメモリセル部１および不揮発性
メモリセル部３を具備する。
揮発性スタテイツクメモリセル部１はフリツプ
フロツプ回路を含む従来形のスタテイツクメモリ
セルと同様であるので説明を省略する。このフリ
ツプフロツプ回路は交差接続された２つの接続
点、すなわち第１のトランジスタT1のドレイン
に接続される第１のノードN1および第２のトラ
ンジスタT2のドレインに接続される第２のノー
ドN2が高レベルであるか低レベルであるかによ
つて１ビツトのデータを蓄積する。ノードN1と
N2は一方が高レベルであれば他方は低レベルの
状態をとる。
フロツプ回路を含む従来形のスタテイツクメモリ
セルと同様であるので説明を省略する。このフリ
ツプフロツプ回路は交差接続された２つの接続
点、すなわち第１のトランジスタT1のドレイン
に接続される第１のノードN1および第２のトラ
ンジスタT2のドレインに接続される第２のノー
ドN2が高レベルであるか低レベルであるかによ
つて１ビツトのデータを蓄積する。ノードN1と
N2は一方が高レベルであれば他方は低レベルの
状態をとる。
不揮発性メモリセル部３は、第３のトランジス
タT11、第４のトランジスタT12、第１のキヤパ
シタC12、第２のキヤパシタC13、フローテイング
ゲート回路素子としての第３のキヤパシタTC11、
第４のキヤパシタC11、第５のトランジスタT13、
キヤパシタC14およびキヤパシタC15を具備する。
キヤパシタC12およびキヤパシタC13の他方側の電
極は両者に共通となつている。キヤパシタC11，
C12およびC13の静電容量はいずれも第３のキヤパ
シタであるトンネルキヤパシタTC11の静電容量
よりも充分大きく選択してある。キヤパシタC15
の静電容量はキヤパシタC14の静電容量よりも大
きい値に選ばれている。
タT11、第４のトランジスタT12、第１のキヤパ
シタC12、第２のキヤパシタC13、フローテイング
ゲート回路素子としての第３のキヤパシタTC11、
第４のキヤパシタC11、第５のトランジスタT13、
キヤパシタC14およびキヤパシタC15を具備する。
キヤパシタC12およびキヤパシタC13の他方側の電
極は両者に共通となつている。キヤパシタC11，
C12およびC13の静電容量はいずれも第３のキヤパ
シタであるトンネルキヤパシタTC11の静電容量
よりも充分大きく選択してある。キヤパシタC15
の静電容量はキヤパシタC14の静電容量よりも大
きい値に選ばれている。
揮発性スタテイツクメモリセル部１のフリツプ
フロツプのノードN1は、トランジスタT11のゲー
トおよびトランジスタT13のドレインへ接続され
る。トランジスタT13のソースはキヤパシタC15
を介して電源VSS（通常接地で0V）へ接続される。
揮発性スタテイツクメモリセル部１のノードN2
はキヤパシタC14を介して電源VSSへ接続される。
キヤパシタC11の一方の電極はトランジスタT11
を介して電源VSSへ接続されるほか、トンネルキ
ヤパシタTC11の一方の電極およびトランジスタ
T12のゲートへ接続される。高電圧電源VHHから
の電圧はキヤパシタC11の他方の電極およびキヤ
パシタC13の他方の電極に供給される。キヤパシ
タC12およびC13の共通になつている一方の電極は
トランジスタT12を介して電源VSSへ接続される。
トンネルキヤパシタTC11の他の電極はキヤパシ
タC12の他方の電極およびトランジスタT13のゲ
ートと接続される。
フロツプのノードN1は、トランジスタT11のゲー
トおよびトランジスタT13のドレインへ接続され
る。トランジスタT13のソースはキヤパシタC15
を介して電源VSS（通常接地で0V）へ接続される。
揮発性スタテイツクメモリセル部１のノードN2
はキヤパシタC14を介して電源VSSへ接続される。
キヤパシタC11の一方の電極はトランジスタT11
を介して電源VSSへ接続されるほか、トンネルキ
ヤパシタTC11の一方の電極およびトランジスタ
T12のゲートへ接続される。高電圧電源VHHから
の電圧はキヤパシタC11の他方の電極およびキヤ
パシタC13の他方の電極に供給される。キヤパシ
タC12およびC13の共通になつている一方の電極は
トランジスタT12を介して電源VSSへ接続される。
トンネルキヤパシタTC11の他の電極はキヤパシ
タC12の他方の電極およびトランジスタT13のゲ
ートと接続される。
前述のメモリセルの動作を説明する。揮発性メ
モリセル部１のデータを揮発性メモリセル部３へ
転送する場合は次のように行われる。揮発性スタ
テイツクメモリセル１のフリツプフロツプのノー
ドN1が高レベルの時は、トランジスタT11がオン
状態となり、従つてキヤパシタC11の一方側の電
極、トンネルキヤパシタTC11の一方の電極、お
よびトランジスタT12のゲートはトランジスタ
T11のドレインに接続されているから（この接続
点をノードN11とする）、電源VSSの電圧にほぼ等
しい低レベルとなる。これによりトランジスタ
T12はオフ状態となる。この時、電源VHHを０か
ら約20Vに上昇させると、約20Vの電圧はキヤパ
シタC13，C12およびトンネルキヤパシタTC11の
直列回路に印加される。上記直列に接続された各
キヤパシタの静電容量の大小関係から約20Vの電
圧は大部分トンネルキヤパシタTC11の両電極間
に印加される。トンネルキヤパシタTC11の両電
極間に約20Vの電圧が印加されると、トンネルキ
ヤパシタの約150オングストロームの絶縁層に
10MV／cm以上の電界が印加されることになり、
トンネル効果を生じ、電子がノードN11側からト
ランジスタT13のゲート回路（ノードFG11とす
る）へと注入される。すなわち、負電荷で充電さ
れる。この状態は電源が遮断されても長時間保持
される。
モリセル部１のデータを揮発性メモリセル部３へ
転送する場合は次のように行われる。揮発性スタ
テイツクメモリセル１のフリツプフロツプのノー
ドN1が高レベルの時は、トランジスタT11がオン
状態となり、従つてキヤパシタC11の一方側の電
極、トンネルキヤパシタTC11の一方の電極、お
よびトランジスタT12のゲートはトランジスタ
T11のドレインに接続されているから（この接続
点をノードN11とする）、電源VSSの電圧にほぼ等
しい低レベルとなる。これによりトランジスタ
T12はオフ状態となる。この時、電源VHHを０か
ら約20Vに上昇させると、約20Vの電圧はキヤパ
シタC13，C12およびトンネルキヤパシタTC11の
直列回路に印加される。上記直列に接続された各
キヤパシタの静電容量の大小関係から約20Vの電
圧は大部分トンネルキヤパシタTC11の両電極間
に印加される。トンネルキヤパシタTC11の両電
極間に約20Vの電圧が印加されると、トンネルキ
ヤパシタの約150オングストロームの絶縁層に
10MV／cm以上の電界が印加されることになり、
トンネル効果を生じ、電子がノードN11側からト
ランジスタT13のゲート回路（ノードFG11とす
る）へと注入される。すなわち、負電荷で充電さ
れる。この状態は電源が遮断されても長時間保持
される。
ノードN1が低レベルの時は、トランジスタT11
はオフ状態となり、ノードN11はフローテイング
状態となる。ここで電源VHHを０から約20Vに上
昇させと、キヤパシタC11の容量結合により、ノ
ードN11の電圧は約20Vとなる。従つてトランジ
スタT12はオン状態となり、トランジスタT12の
ドレインおよびこれに接続されたキヤパシタC12
およびC13の一方の電極はほぼ0Vの電圧となる。
この結果、約20Vの電圧はキヤパシタC11、トン
ネルキヤパシタTC11、およびキヤパシタC12の直
列回路に印加されることになる。これらのキヤパ
シタの間の静電容量の大きさの関係から、約20V
の電圧の大部分はトンネルキヤパシタTC11の両
電極間に印加されることになり、トンネル効果に
よりノードFG11側からノードN11側へ電子が注入
され、ノードFG11は正電荷で充電される。この
状態は電源が遮断されても長期間保持される。ノ
ードFG11が正電荷で充電されていればトランジ
スタT13はオン状態となり、ノードFG11が負電荷
で充電されていればトランジスタT13はオフ状態
となる。
はオフ状態となり、ノードN11はフローテイング
状態となる。ここで電源VHHを０から約20Vに上
昇させと、キヤパシタC11の容量結合により、ノ
ードN11の電圧は約20Vとなる。従つてトランジ
スタT12はオン状態となり、トランジスタT12の
ドレインおよびこれに接続されたキヤパシタC12
およびC13の一方の電極はほぼ0Vの電圧となる。
この結果、約20Vの電圧はキヤパシタC11、トン
ネルキヤパシタTC11、およびキヤパシタC12の直
列回路に印加されることになる。これらのキヤパ
シタの間の静電容量の大きさの関係から、約20V
の電圧の大部分はトンネルキヤパシタTC11の両
電極間に印加されることになり、トンネル効果に
よりノードFG11側からノードN11側へ電子が注入
され、ノードFG11は正電荷で充電される。この
状態は電源が遮断されても長期間保持される。ノ
ードFG11が正電荷で充電されていればトランジ
スタT13はオン状態となり、ノードFG11が負電荷
で充電されていればトランジスタT13はオフ状態
となる。
不揮発性メモリセル部３に蓄積されたデータ
（ノードFG11の充電状態により決められる）を揮
発性スタテイツクメモリセル部１へ転送する場合
は次のように行われる。フリツプフロツプの電源
VCCが０から5Vに上昇されると、ノードFG11が
正電荷が充電されていればトランジスタT13がオ
ン状態であり、キヤパシタC15がノードN1に接続
されているから、フリツプフロツプのノードN1
側が低レベルにセツトされる。すなわちキヤパシ
タC15の静電容量がキヤパシタC14の静電容量より
も大きく決められているからノードN1側の負荷
容量が大きく、低レベルにセツトされる。ノード
FG11が負電荷で充電されていれば、トランジス
タT13がオフ状態であり、キヤパシタC15がノー
ドN1から切離されているから、フリツプフロツ
プのノードN1側が高レベルにセツトされる。す
なわちキヤパシタC14が接続されているノードN2
の方が負荷容量が大きいので低レベルにセツトさ
れ、従つてノードN1は高レベルにセツトされる。
（ノードFG11の充電状態により決められる）を揮
発性スタテイツクメモリセル部１へ転送する場合
は次のように行われる。フリツプフロツプの電源
VCCが０から5Vに上昇されると、ノードFG11が
正電荷が充電されていればトランジスタT13がオ
ン状態であり、キヤパシタC15がノードN1に接続
されているから、フリツプフロツプのノードN1
側が低レベルにセツトされる。すなわちキヤパシ
タC15の静電容量がキヤパシタC14の静電容量より
も大きく決められているからノードN1側の負荷
容量が大きく、低レベルにセツトされる。ノード
FG11が負電荷で充電されていれば、トランジス
タT13がオフ状態であり、キヤパシタC15がノー
ドN1から切離されているから、フリツプフロツ
プのノードN1側が高レベルにセツトされる。す
なわちキヤパシタC14が接続されているノードN2
の方が負荷容量が大きいので低レベルにセツトさ
れ、従つてノードN1は高レベルにセツトされる。
本発明の第２の実施例としての不揮発性ランダ
ムアクセスメモリ装置に用いられるメモリセルの
回路図が第３図に示される。本実施例は、揮発性
スタテイツクメモリセル部１および不揮発性メモ
リセル部４を具備する。揮発性スタテイツクメモ
リセル部１は第１の実施例と同様である。不揮発
性メモリセル部４は第１の実施例と比較してキヤ
パシタC15の代りにトランジスタT14がトランジ
スタT13のノードN1側に設けられる点が異なる。
トランジスタT14のゲートにはアレイリコール信
号ARが供給される。アレイリコール信号は不揮
発性メモリセル部４からデータを揮発性スタテイ
ツクメモリセル部１へ転送する場合に、電源VCC
が０から5Vへ上昇するタイミングに対応して短
時間高レベルを供給する。
ムアクセスメモリ装置に用いられるメモリセルの
回路図が第３図に示される。本実施例は、揮発性
スタテイツクメモリセル部１および不揮発性メモ
リセル部４を具備する。揮発性スタテイツクメモ
リセル部１は第１の実施例と同様である。不揮発
性メモリセル部４は第１の実施例と比較してキヤ
パシタC15の代りにトランジスタT14がトランジ
スタT13のノードN1側に設けられる点が異なる。
トランジスタT14のゲートにはアレイリコール信
号ARが供給される。アレイリコール信号は不揮
発性メモリセル部４からデータを揮発性スタテイ
ツクメモリセル部１へ転送する場合に、電源VCC
が０から5Vへ上昇するタイミングに対応して短
時間高レベルを供給する。
第２の実施例について動作を説明する。揮発性
スタテイツクメモリセル部１からデータを不揮発
性メモリセル部４へ転送する動作は第１の実施例
と同様であるので省略する。またメモリセルの各
要素の参照符号についても第２図と同様な要素に
は同一の参照符号が用いられている。
スタテイツクメモリセル部１からデータを不揮発
性メモリセル部４へ転送する動作は第１の実施例
と同様であるので省略する。またメモリセルの各
要素の参照符号についても第２図と同様な要素に
は同一の参照符号が用いられている。
不揮発性メモリセル部４から揮発性スタテイツ
クメモリセル部１にデータを転送する場合は次の
ように行われる。ノードFG11が正電荷で充電さ
れている場合はトランジスタT13がオン状態であ
り、電源VCCが０から5Vまで上昇する時、信号
ARが短時間高レベルとされるとトランジスタ
T14はオン状態となり、ノードN1が短時間電源
VSSのレベルにされ、フリツプフロツプのノード
N1が低レベルとなるようにセツトされる。ノー
ドFG11が負電荷で充電されている時は、トラン
ジスタT13はオフ状態であり、トランジスタT14
の状態にかかわらずノードN1は電源VSSから切離
されており、一方ノードN2にはキヤパシタC14が
接続されているから、電源VCCが０から5Vへ上昇
する際ノードN2が低レベル、すなわちノードN1
が高レベルにセツトされる。この実施例によれば
キヤパシタC15を用いることなく不揮発性メモリ
セル部のデータを揮発性メモリセル部に転送する
ことが可能となり、メモリセルの専有面積を少な
くすることが可能となる。またトランジスタT14
がカツトオフしている時はトランジスタT13のド
レイン電圧が低レベルとなるため、ドレインから
ゲートにホツトエレクトロンがとび込むことがな
くなり、フローテイングゲート回路の電荷量の変
動が防止され長時間にわたり安定にデータ保持を
行うことが可能となる。
クメモリセル部１にデータを転送する場合は次の
ように行われる。ノードFG11が正電荷で充電さ
れている場合はトランジスタT13がオン状態であ
り、電源VCCが０から5Vまで上昇する時、信号
ARが短時間高レベルとされるとトランジスタ
T14はオン状態となり、ノードN1が短時間電源
VSSのレベルにされ、フリツプフロツプのノード
N1が低レベルとなるようにセツトされる。ノー
ドFG11が負電荷で充電されている時は、トラン
ジスタT13はオフ状態であり、トランジスタT14
の状態にかかわらずノードN1は電源VSSから切離
されており、一方ノードN2にはキヤパシタC14が
接続されているから、電源VCCが０から5Vへ上昇
する際ノードN2が低レベル、すなわちノードN1
が高レベルにセツトされる。この実施例によれば
キヤパシタC15を用いることなく不揮発性メモリ
セル部のデータを揮発性メモリセル部に転送する
ことが可能となり、メモリセルの専有面積を少な
くすることが可能となる。またトランジスタT14
がカツトオフしている時はトランジスタT13のド
レイン電圧が低レベルとなるため、ドレインから
ゲートにホツトエレクトロンがとび込むことがな
くなり、フローテイングゲート回路の電荷量の変
動が防止され長時間にわたり安定にデータ保持を
行うことが可能となる。
発明の効果
本発明によれば、揮発性スタテイツクメモリセ
ルの交差接続されたノードの一方の情報のみを利
用してメモリセルを構成することができ、それに
よりメモリセルを集積回路に配置する場合、その
レイアウトの自由度を増加し、各メモリセルの基
板占有面積を小さくすることができる。
ルの交差接続されたノードの一方の情報のみを利
用してメモリセルを構成することができ、それに
よりメモリセルを集積回路に配置する場合、その
レイアウトの自由度を増加し、各メモリセルの基
板占有面積を小さくすることができる。
第１図は従来形の不揮発性スタテイツクランダ
ムアクセスメモリ装置に用いられるメモリセルの
回路図、第２図は本発明の第１の実施例としての
不揮発性ランダムアクセスメモリ装置に用いられ
るメモリセルの回路図、および第３図は本発明の
第２の実施例としての不揮発性ランダムアクセス
メモリ装置に用いられるメモリセルの回路図であ
る。 １……揮発性スタテイツクメモリセル部、２，
３，４……不揮発性メモリセル部、C1，C2，C3，
C11，C12，C13，C14，C15……キヤパシタ、CM1
……キヤパシタモジユール、D1，D2，D3……電
極、T1，T2，T3，T4，T5，T6，T7，T11，
T12，T13，T14……MISトランジスタ、TC1，
TC11……トンネルキヤパシタ。
ムアクセスメモリ装置に用いられるメモリセルの
回路図、第２図は本発明の第１の実施例としての
不揮発性ランダムアクセスメモリ装置に用いられ
るメモリセルの回路図、および第３図は本発明の
第２の実施例としての不揮発性ランダムアクセス
メモリ装置に用いられるメモリセルの回路図であ
る。 １……揮発性スタテイツクメモリセル部、２，
３，４……不揮発性メモリセル部、C1，C2，C3，
C11，C12，C13，C14，C15……キヤパシタ、CM1
……キヤパシタモジユール、D1，D2，D3……電
極、T1，T2，T3，T4，T5，T6，T7，T11，
T12，T13，T14……MISトランジスタ、TC1，
TC11……トンネルキヤパシタ。
Claims (1)
- １ 揮発性メモリセル部と、該揮発性メモリセル
部の記憶情報を待避させるための不揮発性メモリ
セル部とが対になつて１つのメモリセルが構成さ
れ、前記揮発性メモリセル部は交差接続された第
１、第２のトランジスタを有し、前記不揮発性メ
モリセル部は、ゲートが該第２のトランジスタの
ゲートに接続された第３のトランジスタと、該第
３のトランジスタの一方の電極をゲートに接続さ
れた第４のトランジスタと、該第４のトランジス
タにそれぞれ一方の電極が接続された第１、第２
のキヤパシタと、該第４のトランジスタのゲート
と該第１のキヤパシタの他方の電極との間に接続
され、かつ電極間でトンネル効果を生ずる第３の
キヤパシタと、一方の電極が該第４のトランジス
タのゲートに接続された第４のキヤパシタと、該
第１のキヤパシタと該第３のキヤパシタとの接続
点にゲートが接続されかつ該ゲートがフローテイ
ング状態である第５のトランジスタとを具備し、
該第２、第４のキヤパシタの他方の電極に書込み
電圧を印加することで、前記揮発性メモリセル部
の記憶情報を前記不揮発性メモリセル部へ書込
み、前記第５のトランジスタからの信号を前記第
２のトランジスタのゲートに与えることによつて
前記不揮発性メモリセル部の記憶情報を前記揮発
性メモリセル部へリコールする様にしたことを特
徴とする不揮発性ランダムアクセスメモリ装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038829A JPS60185296A (ja) | 1984-03-02 | 1984-03-02 | 不揮発性ランダムアクセスメモリ装置 |
| US06/659,191 US4630238A (en) | 1983-10-14 | 1984-10-09 | Semiconductor memory device |
| DE3486418T DE3486418T2 (de) | 1983-10-14 | 1984-10-12 | Halbleiterspeicheranordnung |
| EP84306978A EP0147019B1 (en) | 1983-10-14 | 1984-10-12 | Semiconductor memory device |
| EP91121355A EP0481532B1 (en) | 1983-10-14 | 1984-10-12 | Semiconductor memory device |
| DE8484306978T DE3486094T2 (de) | 1983-10-14 | 1984-10-12 | Halbleiterspeicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038829A JPS60185296A (ja) | 1984-03-02 | 1984-03-02 | 不揮発性ランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60185296A JPS60185296A (ja) | 1985-09-20 |
| JPH039559B2 true JPH039559B2 (ja) | 1991-02-08 |
Family
ID=12536116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59038829A Granted JPS60185296A (ja) | 1983-10-14 | 1984-03-02 | 不揮発性ランダムアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60185296A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256296A (ja) * | 1986-04-30 | 1987-11-07 | Fujitsu Ltd | 半導体不揮発性記憶装置 |
| JPS644062A (en) * | 1987-06-26 | 1989-01-09 | Seiko Instr & Electronics | Nonvolatile ram |
-
1984
- 1984-03-02 JP JP59038829A patent/JPS60185296A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60185296A (ja) | 1985-09-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4725983A (en) | Nonvolatile semiconductor memory device | |
| US6064590A (en) | Non-volatile static random access memory device | |
| JPS61246995A (ja) | 不揮発性ランダムアクセスメモリ装置 | |
| US4630238A (en) | Semiconductor memory device | |
| JPS6233672B2 (ja) | ||
| JPH0574948B2 (ja) | ||
| US6404667B1 (en) | 2T-1C ferroelectric random access memory and operation method thereof | |
| JPS5953637B2 (ja) | 記憶回路 | |
| JPH039559B2 (ja) | ||
| JPS6260191A (ja) | 半導体メモリセル | |
| JPH0415556B2 (ja) | ||
| JPH031759B2 (ja) | ||
| JPH0379800B2 (ja) | ||
| JPH033315B2 (ja) | ||
| JPH039560B2 (ja) | ||
| JPH0524673B2 (ja) | ||
| JPS595994B2 (ja) | 半導体記憶装置 | |
| JP2679718B2 (ja) | フローティングゲート型電界効果トランジスタを使用したメモリ回路 | |
| JPS6370558A (ja) | 半導体メモリセル | |
| JPH0158594B2 (ja) | ||
| JPH031760B2 (ja) | ||
| JP2702798B2 (ja) | 半導体記憶装置 | |
| JPS6233392A (ja) | 半導体不揮発性メモリ装置 | |
| JP2508441B2 (ja) | メモリ装置 | |
| JPS5864693A (ja) | 半導体メモリセル |