JPH039560B2 - - Google Patents
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- JPH039560B2 JPH039560B2 JP59038831A JP3883184A JPH039560B2 JP H039560 B2 JPH039560 B2 JP H039560B2 JP 59038831 A JP59038831 A JP 59038831A JP 3883184 A JP3883184 A JP 3883184A JP H039560 B2 JPH039560 B2 JP H039560B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
Description
【発明の詳細な説明】
発明の技術分野
本発明は不揮発性ランダムアクセスメモリ装置
に関し、特に揮発性スタテイツクメモリセルとゲ
ートがフローテイング状態にされたトランジスタ
とを組合せることにより構成された不揮発性ラン
ダムアクセスメモリ装置に関する。
に関し、特に揮発性スタテイツクメモリセルとゲ
ートがフローテイング状態にされたトランジスタ
とを組合せることにより構成された不揮発性ラン
ダムアクセスメモリ装置に関する。
技術の背景
最近、スタテイツク形ランダムアクセスメモリ
装置において、揮発性メモリセルにフローテイン
グゲート回路素子を組合わせることにより不揮発
性メモリセルを作成し、これを用いて不揮発性メ
モリ装置を構成することが行われている。このよ
うなスタテイツクランダムアクセスメモリ装置に
おいては、各メモリセルの回路構成が複雑になり
各メモリセルの大きさが大きくなつたり歩留りが
減少する傾向にある。このような傾向はメモリ装
置の信頼性および集積度の低下を招くので、回路
構成の工夫によつて、その改善が望まれる。
装置において、揮発性メモリセルにフローテイン
グゲート回路素子を組合わせることにより不揮発
性メモリセルを作成し、これを用いて不揮発性メ
モリ装置を構成することが行われている。このよ
うなスタテイツクランダムアクセスメモリ装置に
おいては、各メモリセルの回路構成が複雑になり
各メモリセルの大きさが大きくなつたり歩留りが
減少する傾向にある。このような傾向はメモリ装
置の信頼性および集積度の低下を招くので、回路
構成の工夫によつて、その改善が望まれる。
従来技術と問題点
第１図には、従来形の不揮発性スタテイツクラ
ンダムアクセスメモリ装置に用いられるメモリセ
ルが示される。このメモリセルは、MIS（金属−
絶縁物−半導体）トランジスタQ1，Q2，Q3およ
びQ4を具備する揮発性スタテイツクメモリセル
部１、およびフローテイングゲートを有するMIS
トランジスタQ6等を含む不揮発性メモリセル部
２によつて構成される。このメモリセルは１ビツ
トのデータを記憶する。不揮発性メモリセル部２
はトランジスタQ6の他にMISトランジスタQ5、
トンネルキヤパシタTC1およびTC2、キヤパシタ
モジユールCM1、およびキヤパシタC1およびC2
を具備する。なお電極間に電圧を印加するとトン
ネル効果を生ずるキヤパシタをトンネルキヤパシ
タと言う。
ンダムアクセスメモリ装置に用いられるメモリセ
ルが示される。このメモリセルは、MIS（金属−
絶縁物−半導体）トランジスタQ1，Q2，Q3およ
びQ4を具備する揮発性スタテイツクメモリセル
部１、およびフローテイングゲートを有するMIS
トランジスタQ6等を含む不揮発性メモリセル部
２によつて構成される。このメモリセルは１ビツ
トのデータを記憶する。不揮発性メモリセル部２
はトランジスタQ6の他にMISトランジスタQ5、
トンネルキヤパシタTC1およびTC2、キヤパシタ
モジユールCM1、およびキヤパシタC1およびC2
を具備する。なお電極間に電圧を印加するとトン
ネル効果を生ずるキヤパシタをトンネルキヤパシ
タと言う。
第１図の回路において、揮発性スタテイツクメ
モリセル部１は通常の揮発性スタテイツクランダ
ムアクセスメモリ装置に用いられているものと同
じフリツプフロツプ形の構成である。該スタテイ
ツクメモリセル１はノードN1およびN2に接続さ
れたトランスフアゲート用トランジスタを介して
データの書き込みおよび読み出しが行われる。不
揮発性メモリセル部２においては、トランジスタ
Q6のゲートを含む回路が他の回路と切離された
フローテイング状態となつている。このフローテ
イングゲート回路に電子が注入されているか否か
によつてデータを記憶することができる。従つ
て、メモリ装置の電源VCCを遮断する前にスタテ
イツクメモリセル部１のデータを不揮発性メモリ
セル部２に転送しておき、電源VCCの投入時に不
揮発性メモリセル部２から逆にスタテイツクメモ
リセル部１にデータを転送する、すなわちリコー
ルするような構成を用いることにより高速度の不
揮発性メモリ装置を実現することが可能になる。
モリセル部１は通常の揮発性スタテイツクランダ
ムアクセスメモリ装置に用いられているものと同
じフリツプフロツプ形の構成である。該スタテイ
ツクメモリセル１はノードN1およびN2に接続さ
れたトランスフアゲート用トランジスタを介して
データの書き込みおよび読み出しが行われる。不
揮発性メモリセル部２においては、トランジスタ
Q6のゲートを含む回路が他の回路と切離された
フローテイング状態となつている。このフローテ
イングゲート回路に電子が注入されているか否か
によつてデータを記憶することができる。従つ
て、メモリ装置の電源VCCを遮断する前にスタテ
イツクメモリセル部１のデータを不揮発性メモリ
セル部２に転送しておき、電源VCCの投入時に不
揮発性メモリセル部２から逆にスタテイツクメモ
リセル部１にデータを転送する、すなわちリコー
ルするような構成を用いることにより高速度の不
揮発性メモリ装置を実現することが可能になる。
例えば、スタテイツクメモリセル部１に所定の
データが書き込まれており、ノードN1が低レベ
ル（VSS）、ノードN2が高レベル（VCC）であるも
のとする。この状態でスタテイツクメモリセル部
１のデータを不揮発性メモリセル部２に転送する
場合は、制御用の電源VHHを通常0Vの状態から例
えば20ないし30Vに引き上げる。この時ノード
N1が低レベルであるからトランジスタQ5はカツ
トオフ状態となつており、キヤパシタモジユール
CM1の電極D1がフローテイング状態となつてい
るから電源VHHの引き上げによつて容量カツプリ
ングによりトランジスタQ6のゲートが高電圧に
引き上げられる。キヤパシタモジユールCM1の
電極D1とD2の間の容量Ｃ，D1，D2および電極D1
とD3の間の容量Ｃ，D1，D3は共にトンネルキヤ
パシタTC1およびTC2の容量よりも充分大きくな
つているため、トランジスタQ6のゲート電圧は
ほぼ電源VHHに近い電圧まで引き上げられる。こ
れにより、トンネルキヤパシタTC1の両端に高電
圧が印加され、トンネル現象によつて電子が電源
VSSからトランジスタQ6のフローテイングゲート
側に注入され、該フローテイングゲートに負電荷
が充電され該トランジスタQ6がオフ状態になる。
この負電荷はメモリ装置の各電源VCCおよびVHH
を遮断した後も長期間保持され、データの不揮発
的な記憶が行われる。
データが書き込まれており、ノードN1が低レベ
ル（VSS）、ノードN2が高レベル（VCC）であるも
のとする。この状態でスタテイツクメモリセル部
１のデータを不揮発性メモリセル部２に転送する
場合は、制御用の電源VHHを通常0Vの状態から例
えば20ないし30Vに引き上げる。この時ノード
N1が低レベルであるからトランジスタQ5はカツ
トオフ状態となつており、キヤパシタモジユール
CM1の電極D1がフローテイング状態となつてい
るから電源VHHの引き上げによつて容量カツプリ
ングによりトランジスタQ6のゲートが高電圧に
引き上げられる。キヤパシタモジユールCM1の
電極D1とD2の間の容量Ｃ，D1，D2および電極D1
とD3の間の容量Ｃ，D1，D3は共にトンネルキヤ
パシタTC1およびTC2の容量よりも充分大きくな
つているため、トランジスタQ6のゲート電圧は
ほぼ電源VHHに近い電圧まで引き上げられる。こ
れにより、トンネルキヤパシタTC1の両端に高電
圧が印加され、トンネル現象によつて電子が電源
VSSからトランジスタQ6のフローテイングゲート
側に注入され、該フローテイングゲートに負電荷
が充電され該トランジスタQ6がオフ状態になる。
この負電荷はメモリ装置の各電源VCCおよびVHH
を遮断した後も長期間保持され、データの不揮発
的な記憶が行われる。
スタテイツクメモリセル部１のノードN1が高
レベル、ノードN2が低レベルである場合はトラ
ンジスタQ5がオン状態となるから、電源VHHを例
えば20ないし30Vに引上げた時にもキヤパシタモ
ジユールCM1の電極D1は低レベルに維持される。
これにより、トンネルキヤパシタTC2の両端に高
電圧がかかり、トンネル現象によつて電子がトラ
ンジスタQ6のフローテイングゲート側から電源
VHH側に引き抜かれ、該フローテイングゲートに
正電荷が充電される。
レベル、ノードN2が低レベルである場合はトラ
ンジスタQ5がオン状態となるから、電源VHHを例
えば20ないし30Vに引上げた時にもキヤパシタモ
ジユールCM1の電極D1は低レベルに維持される。
これにより、トンネルキヤパシタTC2の両端に高
電圧がかかり、トンネル現象によつて電子がトラ
ンジスタQ6のフローテイングゲート側から電源
VHH側に引き抜かれ、該フローテイングゲートに
正電荷が充電される。
次に、例えば電源投入時等に、不揮発性メモリ
セル部２のデータを揮発性メモリセル部１に転送
する場合の動作を説明する。まず、電源VCCおよ
びVHHが共に0V（＝VSS）の状態から電源VCCのみ
を例えば5Vに上昇させる。このとき、もしトラ
ンジスタQ6のフローテイングゲートに電子が蓄
積されておればトランジスタQ6がカツトオフ状
態となつておりキヤパシタC2とノードN2の間は
遮断されている。ノードN1はキヤパシタC1と接
続されているため、電源VCCの引き上げによつて
負荷容量の大きいノードN1側が低レベル、ノー
ドN2側が高レベルとなるよう揮発性メモリセル
部１のフリツプフロツプ回路がセツトされる。逆
に、もしトランジスタQ6のフローテイングゲー
トから電子が抜きとられており、該フローテイン
グゲートに正電荷が充電されておれば、該トラン
ジスタQ6がオン状態とされ、ノードN2とキヤパ
シタC2とが接続されている。キヤパシタC2の容
量はキヤパシタC1の容量よりも充分大きいから、
電源VCCの引き上げによつてノードN2低レベル、
ノードN1が高レベルになるよう揮発性メモリセ
ル部１のフリツプフロツプ回路がセツトされる。
このようにして、トランジスタQ6のフローテイ
ングゲートの電荷に応じたデータが揮発性メモリ
セル部１にセツトされ、第１図の回路を用いるこ
とにより不揮発性のメモリ装置を構成する。
セル部２のデータを揮発性メモリセル部１に転送
する場合の動作を説明する。まず、電源VCCおよ
びVHHが共に0V（＝VSS）の状態から電源VCCのみ
を例えば5Vに上昇させる。このとき、もしトラ
ンジスタQ6のフローテイングゲートに電子が蓄
積されておればトランジスタQ6がカツトオフ状
態となつておりキヤパシタC2とノードN2の間は
遮断されている。ノードN1はキヤパシタC1と接
続されているため、電源VCCの引き上げによつて
負荷容量の大きいノードN1側が低レベル、ノー
ドN2側が高レベルとなるよう揮発性メモリセル
部１のフリツプフロツプ回路がセツトされる。逆
に、もしトランジスタQ6のフローテイングゲー
トから電子が抜きとられており、該フローテイン
グゲートに正電荷が充電されておれば、該トラン
ジスタQ6がオン状態とされ、ノードN2とキヤパ
シタC2とが接続されている。キヤパシタC2の容
量はキヤパシタC1の容量よりも充分大きいから、
電源VCCの引き上げによつてノードN2低レベル、
ノードN1が高レベルになるよう揮発性メモリセ
ル部１のフリツプフロツプ回路がセツトされる。
このようにして、トランジスタQ6のフローテイ
ングゲートの電荷に応じたデータが揮発性メモリ
セル部１にセツトされ、第１図の回路を用いるこ
とにより不揮発性のメモリ装置を構成する。
第２図には他の１つの従来形の不揮発性スタテ
イツクランダムアクセスメモリ装置に用いられて
いるメモリセルが示される。このメモリセルは揮
発性のスタテイツクメモリセル部１および不揮発
性メモリセル部３を具備する。揮発性のスタテイ
ツクメモリセル部１は第１図のスタテイツクメモ
リセル部と同様であるので説明を省略する。第２
図のセルにおいて第１図の要素と同一の要素には
同一の参照符号が付加される。
イツクランダムアクセスメモリ装置に用いられて
いるメモリセルが示される。このメモリセルは揮
発性のスタテイツクメモリセル部１および不揮発
性メモリセル部３を具備する。揮発性のスタテイ
ツクメモリセル部１は第１図のスタテイツクメモ
リセル部と同様であるので説明を省略する。第２
図のセルにおいて第１図の要素と同一の要素には
同一の参照符号が付加される。
不揮発性メモリセル部３は、MISトランジスタ
Q7，Q8およびQ9、キヤパシタモジユールCM2、
キヤパシタC3，C4およびC5、およびトンネルキ
ヤパシタTC3を具備する。キヤパシタモジユール
CM2は電極D4と他の電極D5およびD6の間に静電
容量を有する。トンネルキヤパシタTC3の静電容
量はキヤパシタモジユールの電極間容量およびキ
ヤパシタC5の静電容量に比べて充分小さく選択
されている。
Q7，Q8およびQ9、キヤパシタモジユールCM2、
キヤパシタC3，C4およびC5、およびトンネルキ
ヤパシタTC3を具備する。キヤパシタモジユール
CM2は電極D4と他の電極D5およびD6の間に静電
容量を有する。トンネルキヤパシタTC3の静電容
量はキヤパシタモジユールの電極間容量およびキ
ヤパシタC5の静電容量に比べて充分小さく選択
されている。
第２図の回路において揮発性スタテイツクメモ
リセル部１のデータを不揮発性メモリセル部３に
転送する場合の動作を説明する。例えば、ノード
N1が低レベル、ノードN2が高レベルとなるよう
に揮発性スタテイツクメモリセル部１のフリツプ
フロツプ回路がセツトされているものとする。こ
の状態で、電源VHHを0Vから20ないし30Vに引き
上げる。この時、ノードN1が低レベルであるか
らトランジスタQ9がカツトオフ状態になつてお
り、ノードN2が高レベルであるからトランジス
タQ7がオン状態となつている。従つて、ノード
N4の電位は低レベルとなつており、制御用の電
源VHHはキヤパシタモジユールCM2の電極D4とD5
の間の容量、電極D4とD6の間の容量およびトン
ネルキヤパシタTC3の容量の直列回路に印加され
る。前述のようにキヤパシタモジユールCM2の
静電容量はトンネルキヤパシタTC3の静電容量よ
り充分大きいから、電源VHHの大部分の電圧はト
ンネルキヤパシタTC3に印加される。従つて、ト
ンネル効果によりノードFGへ電子が注入され、
トランジスタQ8のフローテイングゲート回路に
負の電荷が充電され、トランジスタQ8がオフ状
態となり、揮発性スタテイツクメモリセル部１か
ら不揮発性メモリセル部３へのデータの退避が完
了する。
リセル部１のデータを不揮発性メモリセル部３に
転送する場合の動作を説明する。例えば、ノード
N1が低レベル、ノードN2が高レベルとなるよう
に揮発性スタテイツクメモリセル部１のフリツプ
フロツプ回路がセツトされているものとする。こ
の状態で、電源VHHを0Vから20ないし30Vに引き
上げる。この時、ノードN1が低レベルであるか
らトランジスタQ9がカツトオフ状態になつてお
り、ノードN2が高レベルであるからトランジス
タQ7がオン状態となつている。従つて、ノード
N4の電位は低レベルとなつており、制御用の電
源VHHはキヤパシタモジユールCM2の電極D4とD5
の間の容量、電極D4とD6の間の容量およびトン
ネルキヤパシタTC3の容量の直列回路に印加され
る。前述のようにキヤパシタモジユールCM2の
静電容量はトンネルキヤパシタTC3の静電容量よ
り充分大きいから、電源VHHの大部分の電圧はト
ンネルキヤパシタTC3に印加される。従つて、ト
ンネル効果によりノードFGへ電子が注入され、
トランジスタQ8のフローテイングゲート回路に
負の電荷が充電され、トランジスタQ8がオフ状
態となり、揮発性スタテイツクメモリセル部１か
ら不揮発性メモリセル部３へのデータの退避が完
了する。
これに対して、揮発性スタテイツクメモリセル
部１のノードN1が高レベル、ノードN2が低レベ
ルの場合はトランジスタQ9がオン、トランジス
タQ7がオフ状態になる。従つて、キヤパシタC5、
トンネルキヤパシタTC3、およびキヤパシタモジ
ユールCM2の電極D4およびD6間の容量を直列回
路に電源VHHが印加され、各キヤパシタの容量関
係から電源VHHの電圧の大部分はトンネルキヤパ
シタTC3に印加される。この場合は、ノードN4
側がノードFG側より高電圧であるから、トンネ
ル効果によりトランジスタQ8のフローテイング
ゲート回路の電子がノードN4側に抜き取られる。
従つて、フローテイングゲート回路すなわちノー
ドFGが正電荷で充電されトランジスタQ8がオン
状態になり、揮発性スタテイツクメモリセル部１
から不揮発性メモリセル部３への退避が完了す
る。
部１のノードN1が高レベル、ノードN2が低レベ
ルの場合はトランジスタQ9がオン、トランジス
タQ7がオフ状態になる。従つて、キヤパシタC5、
トンネルキヤパシタTC3、およびキヤパシタモジ
ユールCM2の電極D4およびD6間の容量を直列回
路に電源VHHが印加され、各キヤパシタの容量関
係から電源VHHの電圧の大部分はトンネルキヤパ
シタTC3に印加される。この場合は、ノードN4
側がノードFG側より高電圧であるから、トンネ
ル効果によりトランジスタQ8のフローテイング
ゲート回路の電子がノードN4側に抜き取られる。
従つて、フローテイングゲート回路すなわちノー
ドFGが正電荷で充電されトランジスタQ8がオン
状態になり、揮発性スタテイツクメモリセル部１
から不揮発性メモリセル部３への退避が完了す
る。
次に、不揮発性メモリセル３のデータを揮発性
スタテイツクメモリセル部１に転送する場合の動
作を説明する。第１図の回路の場合と同様に、ま
ず、電源VCCおよびVHHが共に0Vの状態から電源
VCCのみを5Vに上昇させる。もしノードFGに負
電荷が充電されておればトランジスタQ8がノー
ドN2とキヤパシタC4の間を遮断する。一方ノー
ドN1はキヤパシタC3がが接続されているため、
電源VCCの引き上げによつて負荷容量の大きいノ
ードN1側が低レベル、ノードN2側が高レベルに
フリツプフロツプ回路がセツトされる。逆に、も
しトランジスタQ8のフローテイングゲートから
電子が抜き取られており、正電荷で充電されてお
れば、該トランジスタQ8がオン状態とされ、ノ
ードN2とキヤパシタC4とが接続されている。第
１図の回路と同様にキヤパシタC4の容量はキヤ
パシタC3の容量より大きく選んであるから、電
源VCCの引き上げによつてノードN2が低レベル、
ノードN1が高レベルになるよう揮発性スタテイ
ツクメモリセル部１のフリツプフロツプ回路がセ
ツトされる。
スタテイツクメモリセル部１に転送する場合の動
作を説明する。第１図の回路の場合と同様に、ま
ず、電源VCCおよびVHHが共に0Vの状態から電源
VCCのみを5Vに上昇させる。もしノードFGに負
電荷が充電されておればトランジスタQ8がノー
ドN2とキヤパシタC4の間を遮断する。一方ノー
ドN1はキヤパシタC3がが接続されているため、
電源VCCの引き上げによつて負荷容量の大きいノ
ードN1側が低レベル、ノードN2側が高レベルに
フリツプフロツプ回路がセツトされる。逆に、も
しトランジスタQ8のフローテイングゲートから
電子が抜き取られており、正電荷で充電されてお
れば、該トランジスタQ8がオン状態とされ、ノ
ードN2とキヤパシタC4とが接続されている。第
１図の回路と同様にキヤパシタC4の容量はキヤ
パシタC3の容量より大きく選んであるから、電
源VCCの引き上げによつてノードN2が低レベル、
ノードN1が高レベルになるよう揮発性スタテイ
ツクメモリセル部１のフリツプフロツプ回路がセ
ツトされる。
しかしながら、前述の第１図の不揮発性メモリ
セル部はトンネルキヤパシタが２個用いられてお
り、トンネルキヤパシタは絶縁膜の厚さと膜質を
精密に制御する必要があるため、歩留りが低下す
るという問題点があつた。一方第２図の不揮発性
メモリセル部は、揮発性スタテイツクメモリセル
部のフリツプフロツプの各ノードN1，N2からの
情報が必要なため、すなわちトランジスタQ7の
ゲート入力がノードN2から供給されねばならな
いことから、集積回路のパターンのレイアウトを
設計するに当つて自由度が減少し、パターンの面
積が増大するという別の問題点があつた。前述の
従来技術については特願昭58−191039号の明細書
に記載されている。
セル部はトンネルキヤパシタが２個用いられてお
り、トンネルキヤパシタは絶縁膜の厚さと膜質を
精密に制御する必要があるため、歩留りが低下す
るという問題点があつた。一方第２図の不揮発性
メモリセル部は、揮発性スタテイツクメモリセル
部のフリツプフロツプの各ノードN1，N2からの
情報が必要なため、すなわちトランジスタQ7の
ゲート入力がノードN2から供給されねばならな
いことから、集積回路のパターンのレイアウトを
設計するに当つて自由度が減少し、パターンの面
積が増大するという別の問題点があつた。前述の
従来技術については特願昭58−191039号の明細書
に記載されている。
発明の目的
本発明の目的は、前述の従来形の不揮発性メモ
リセルにおける問題点にかんがみ、揮発性メモリ
セル部のフリツプフロツプの他方の出力の代りに
一方側の出力に接続されたトランジスタの出力を
用いるという着想に基づき、フリツプフロツプの
出力の一方の情報のみで動作するようにし、集積
回路のパターンを設計するに当つて自由度を増加
し、その結果トンネルキヤパシタの使用個数を１
個に抑えて歩留りを保持しつつパターンの面積を
小さくすることにある。
リセルにおける問題点にかんがみ、揮発性メモリ
セル部のフリツプフロツプの他方の出力の代りに
一方側の出力に接続されたトランジスタの出力を
用いるという着想に基づき、フリツプフロツプの
出力の一方の情報のみで動作するようにし、集積
回路のパターンを設計するに当つて自由度を増加
し、その結果トンネルキヤパシタの使用個数を１
個に抑えて歩留りを保持しつつパターンの面積を
小さくすることにある。
発明の構成
揮発性メモリセル部と、該揮発性メモリセル部
の記憶情報を待避させるための不揮発性メモリセ
ル部とが対になつて１つのメモリセルが構成さ
れ、前記揮発性メモリセル部は交差接続された第
１、第２のトランジスタを有し、前記不揮発性メ
モリセル部は、 ゲートが該第２のトランジスタのゲートに接続
され、該揮発性メモリセル部の記憶情報に応じて
オン、オフする第３のトランジスタと、一方の電
極がそれぞれ該第３のトランジスタへ接続された
第１、第２のキヤパシタと、該第２のキヤパシタ
の他方の電極に一方の電極が接続され、電極間で
トンネル効果を生ずる第３のキヤパシタと、該第
３のキヤパシタの他方の電極に一方の電極が接続
された第４のキヤパシタと、該第３、４のキヤパ
シタの共通接続点に接続され、前記第３のトラン
ジスタの一方の電極をゲートに接続された第４の
トランジスタと、該第２、第３のキヤパシタの接
続点にゲートが接続され、且つ該ゲートがフロー
テイング状態にある第５のトランジスタとを具備
し、 前記第１、第４のキヤパシタの他方の電極へ書
込み電圧を印加することで、前記揮発性メモリセ
ル部の記憶情報が前記不揮発性メモリセル部へ書
込まれ、該揮発性メモリセル部が、前記第５のト
ランジスタからの信号を前記第１のトランジスタ
のゲートに与えることによつて、該不揮発性メモ
リセル部の記憶情報が該揮発性メモリセル部へリ
コールされることを特徴とする不揮発性ランダム
アクセスメモリ装置が提供される。
の記憶情報を待避させるための不揮発性メモリセ
ル部とが対になつて１つのメモリセルが構成さ
れ、前記揮発性メモリセル部は交差接続された第
１、第２のトランジスタを有し、前記不揮発性メ
モリセル部は、 ゲートが該第２のトランジスタのゲートに接続
され、該揮発性メモリセル部の記憶情報に応じて
オン、オフする第３のトランジスタと、一方の電
極がそれぞれ該第３のトランジスタへ接続された
第１、第２のキヤパシタと、該第２のキヤパシタ
の他方の電極に一方の電極が接続され、電極間で
トンネル効果を生ずる第３のキヤパシタと、該第
３のキヤパシタの他方の電極に一方の電極が接続
された第４のキヤパシタと、該第３、４のキヤパ
シタの共通接続点に接続され、前記第３のトラン
ジスタの一方の電極をゲートに接続された第４の
トランジスタと、該第２、第３のキヤパシタの接
続点にゲートが接続され、且つ該ゲートがフロー
テイング状態にある第５のトランジスタとを具備
し、 前記第１、第４のキヤパシタの他方の電極へ書
込み電圧を印加することで、前記揮発性メモリセ
ル部の記憶情報が前記不揮発性メモリセル部へ書
込まれ、該揮発性メモリセル部が、前記第５のト
ランジスタからの信号を前記第１のトランジスタ
のゲートに与えることによつて、該不揮発性メモ
リセル部の記憶情報が該揮発性メモリセル部へリ
コールされることを特徴とする不揮発性ランダム
アクセスメモリ装置が提供される。
発明の実施例
本発明の一実施例としての不揮発性スタテイツ
クランダムアクセスメモリ装置に用いられるメモ
リセルが第３図に示される。このメモリセルは揮
発性スタテイツクメモリセル部１および不揮発性
メモリセル部４を具備する。
クランダムアクセスメモリ装置に用いられるメモ
リセルが第３図に示される。このメモリセルは揮
発性スタテイツクメモリセル部１および不揮発性
メモリセル部４を具備する。
揮発性スタテイツクメモリセル部１は従来形の
第１のトランジスタQ1および第２のトランジス
タQ2等を用いたスタテイツクメモリセルと同様
であるので説明を省略する。不揮発性メモリセル
部４は第２図の不揮発性メモリセル部３とほぼ同
様であるがトランジスタQ7のゲートが揮発性ス
タテイツクメモリセル部１のノードN2と接続さ
れないで、トランジスタQ9に接続されている点
のみが異なる。
第１のトランジスタQ1および第２のトランジス
タQ2等を用いたスタテイツクメモリセルと同様
であるので説明を省略する。不揮発性メモリセル
部４は第２図の不揮発性メモリセル部３とほぼ同
様であるがトランジスタQ7のゲートが揮発性ス
タテイツクメモリセル部１のノードN2と接続さ
れないで、トランジスタQ9に接続されている点
のみが異なる。
不揮発性メモリセル部４は、それぞれ第３、第
４、第５のトランジスタとしてのMISトランジス
タQ9，Q7およびQ8、第１および第２のキヤパシ
タとしてのキヤパシタモジユールCM2、キヤパ
シタC3，C4および第４のキヤパシタC5、および
第３のキヤパシタとしてのトンネルキヤパシタ
TC3を具備する。構成要素が第２図のメモリセル
と同一のため同一の参照数字が用いられる。
４、第５のトランジスタとしてのMISトランジス
タQ9，Q7およびQ8、第１および第２のキヤパシ
タとしてのキヤパシタモジユールCM2、キヤパ
シタC3，C4および第４のキヤパシタC5、および
第３のキヤパシタとしてのトンネルキヤパシタ
TC3を具備する。構成要素が第２図のメモリセル
と同一のため同一の参照数字が用いられる。
キヤパシタモジユールCM2は電極D4と他の電
極D5およびD6の間に静電容量を有し、それぞれ
第１および第２のキヤパシタとして用いられる。
トンネルキヤパシタTC3の静電容量はキヤパシタ
モジユールの電極間容量およびキヤパシタC5の
容量に比べて充分小さく選択されている。
極D5およびD6の間に静電容量を有し、それぞれ
第１および第２のキヤパシタとして用いられる。
トンネルキヤパシタTC3の静電容量はキヤパシタ
モジユールの電極間容量およびキヤパシタC5の
容量に比べて充分小さく選択されている。
揮発性スタテイツクメモリセル部１のノード１
からはキヤパシタC3およびトランジスタQ9のゲ
ートに接続される。キヤパシタC3の他方側の端
子は電源VCC（0V＝接地）へ接続される。トラン
ジスタQ9のドレインはキヤパシタモジユール
CM2の電極D4へ、ソースは電源VSSへ接続され
る。書き込み用高電圧電源VHHはキヤパシタモジ
ユールCM2の電極D5およびキヤパシタC5に必要
に応じて供給される。
からはキヤパシタC3およびトランジスタQ9のゲ
ートに接続される。キヤパシタC3の他方側の端
子は電源VCC（0V＝接地）へ接続される。トラン
ジスタQ9のドレインはキヤパシタモジユール
CM2の電極D4へ、ソースは電源VSSへ接続され
る。書き込み用高電圧電源VHHはキヤパシタモジ
ユールCM2の電極D5およびキヤパシタC5に必要
に応じて供給される。
揮発性スタテイツクメモリセル部１のノード２
からはフローテイングゲートトランジスタとして
のトランジスタQ8のドレインに、トランジスタ
Q8のソースはキヤパシタC4の一方の端子に、ト
ランジスタQ8のゲートはキヤパシタモジユール
CM2の電極D6へそれぞれ接続され。キヤパシタ
C4の他方の端子は電源VSSへ接続される。トラン
ジスタQ7のゲートはキヤパシタモジユールCM2
の電極D4へ、ソースは電源VSSへ、ドレインはキ
ヤパシタC5とトンネルキヤパシタTC3の接続点で
あるノードN4に接続される。トンネルキヤパシ
タTC3の一方側の電極はトランジスタQ8のゲー
トすなわちノードFGに接続される。このほかキ
ヤパシタモジユールCM2の電極D4に接続されて
いるノードをノードN3とする。
からはフローテイングゲートトランジスタとして
のトランジスタQ8のドレインに、トランジスタ
Q8のソースはキヤパシタC4の一方の端子に、ト
ランジスタQ8のゲートはキヤパシタモジユール
CM2の電極D6へそれぞれ接続され。キヤパシタ
C4の他方の端子は電源VSSへ接続される。トラン
ジスタQ7のゲートはキヤパシタモジユールCM2
の電極D4へ、ソースは電源VSSへ、ドレインはキ
ヤパシタC5とトンネルキヤパシタTC3の接続点で
あるノードN4に接続される。トンネルキヤパシ
タTC3の一方側の電極はトランジスタQ8のゲー
トすなわちノードFGに接続される。このほかキ
ヤパシタモジユールCM2の電極D4に接続されて
いるノードをノードN3とする。
第３図のメモリセルにおいて、揮発性スタテイ
ツクメモリセル部１のデータを不揮発性メモリセ
ル部４に転送する場合の動作を説明する。例えば
ノードN1が低レベル、ノードN2が高レベルであ
るとする。この状態で、電源VHHを0Vから20ない
し30Vに引き上げる。この時、ノードN1が低レ
ベルであるからトランジスタQ9がカツトオフ状
態になつている。ノードN3はフローテイングで
あるが電源VHHが0Vから20〜30Vに立上がれば容
量結合により高レベルとなる。従つてトランジス
タQ7はオン状態となる。ノードN4の電位は低レ
ベルとなり電源VHHはキヤパシタモジユールCM2
の電極D4とD5の間の容量、電極D4とD6の間の容
量およびトンネルキヤパシタTC3の容量の直列回
路に印加される。前述のようにキヤパシタモジユ
ールCM2の静電容量はトンネルキヤパシタTC3の
静電容量より充分大きいから、電源VHHの大部分
の電圧はトンネルキヤパシタTC3に印加される。
トンネルキヤパシタに20V程度の電圧が印加され
ると約150オングストローム程度の絶縁層に
10MV／cm以上の電界が加わることになりトンネ
ル効果を生ずる。トンネル効果によりノードFG
へ電子が注入され、トランジスタQ8のフローテ
イングゲート回路に負の電荷が充電され、トラン
ジスタQ8がオフ状態となり、揮発性スタテイツ
クメモリセル部１から不揮発性メモリセル部４へ
のデータの退避が完了する。
ツクメモリセル部１のデータを不揮発性メモリセ
ル部４に転送する場合の動作を説明する。例えば
ノードN1が低レベル、ノードN2が高レベルであ
るとする。この状態で、電源VHHを0Vから20ない
し30Vに引き上げる。この時、ノードN1が低レ
ベルであるからトランジスタQ9がカツトオフ状
態になつている。ノードN3はフローテイングで
あるが電源VHHが0Vから20〜30Vに立上がれば容
量結合により高レベルとなる。従つてトランジス
タQ7はオン状態となる。ノードN4の電位は低レ
ベルとなり電源VHHはキヤパシタモジユールCM2
の電極D4とD5の間の容量、電極D4とD6の間の容
量およびトンネルキヤパシタTC3の容量の直列回
路に印加される。前述のようにキヤパシタモジユ
ールCM2の静電容量はトンネルキヤパシタTC3の
静電容量より充分大きいから、電源VHHの大部分
の電圧はトンネルキヤパシタTC3に印加される。
トンネルキヤパシタに20V程度の電圧が印加され
ると約150オングストローム程度の絶縁層に
10MV／cm以上の電界が加わることになりトンネ
ル効果を生ずる。トンネル効果によりノードFG
へ電子が注入され、トランジスタQ8のフローテ
イングゲート回路に負の電荷が充電され、トラン
ジスタQ8がオフ状態となり、揮発性スタテイツ
クメモリセル部１から不揮発性メモリセル部４へ
のデータの退避が完了する。
揮発性スタテイツクメモリセル部１のノード
N1が高レベル、ノードN2が低レベルの場合は、
トランジスタQ9がオン状態となり、ノードN3が
低レベルとなりトランジスタQ7がオフ状態にな
る。従つて、キヤパシタC5、トンネルキヤパシ
タTC3、およびキヤパシタモジユールCM2の電極
D4とD6間の容量の直列回路に電源VHH（約20V）
が印加され、各キヤパシタの容量関係から電源
VHHの電圧の大部分はトンネルキヤパシタTC3に
印加される。この場合は、ノードN4側がノード
FG側より高電圧であるから、トンネル効果によ
りトランジスタQ8のフローテイングゲート回路
の電子がノードN4側に抜き取られる。この結果、
ノードFGが正電荷で充電されトランジスタQ8が
オン状態になり、揮発性スタテイツクメモリセル
部１から不揮発性メモリセル部４への退避が完了
する。
N1が高レベル、ノードN2が低レベルの場合は、
トランジスタQ9がオン状態となり、ノードN3が
低レベルとなりトランジスタQ7がオフ状態にな
る。従つて、キヤパシタC5、トンネルキヤパシ
タTC3、およびキヤパシタモジユールCM2の電極
D4とD6間の容量の直列回路に電源VHH（約20V）
が印加され、各キヤパシタの容量関係から電源
VHHの電圧の大部分はトンネルキヤパシタTC3に
印加される。この場合は、ノードN4側がノード
FG側より高電圧であるから、トンネル効果によ
りトランジスタQ8のフローテイングゲート回路
の電子がノードN4側に抜き取られる。この結果、
ノードFGが正電荷で充電されトランジスタQ8が
オン状態になり、揮発性スタテイツクメモリセル
部１から不揮発性メモリセル部４への退避が完了
する。
不揮発性メモリセル部４のデータを揮発性スタ
テイツクメモリセル部１に転送する場合の動作を
説明する。まず電源VCCおよびVHHが共に0Vの状
態から、電源VCCのみを5Vに上昇させる。もしノ
ードFGに負電荷が充電されておれば、トランジ
スタQ8がノードN2とキヤパシタC4の間を遮断す
る。一方ノードN1はキヤパシタC3が接続されて
いるため、電源VCCの引き上げによつて負荷容量
の大きいノードN1側が低レベル、ノードN2側が
高レベルにフリツプフロツプ回路がセツトされ
る。逆に、もしトランジスタQ8のフローテイン
グゲートから電子が抜き取られており、正電荷で
充電されておれば、トランジスタQ8がオン状態
とされ、ノードN2とキヤパシタC4とが接続され
る。キヤパシタC4の容量はキヤパシタC3の容量
より大きく選んであるから、電源VCCの引き上げ
によつてノードN2が低レベル、ノードN1が高レ
ベルになるよう揮発性スタテイツクメモリセル１
のフリツプフロツプ回路がセツトされる。
テイツクメモリセル部１に転送する場合の動作を
説明する。まず電源VCCおよびVHHが共に0Vの状
態から、電源VCCのみを5Vに上昇させる。もしノ
ードFGに負電荷が充電されておれば、トランジ
スタQ8がノードN2とキヤパシタC4の間を遮断す
る。一方ノードN1はキヤパシタC3が接続されて
いるため、電源VCCの引き上げによつて負荷容量
の大きいノードN1側が低レベル、ノードN2側が
高レベルにフリツプフロツプ回路がセツトされ
る。逆に、もしトランジスタQ8のフローテイン
グゲートから電子が抜き取られており、正電荷で
充電されておれば、トランジスタQ8がオン状態
とされ、ノードN2とキヤパシタC4とが接続され
る。キヤパシタC4の容量はキヤパシタC3の容量
より大きく選んであるから、電源VCCの引き上げ
によつてノードN2が低レベル、ノードN1が高レ
ベルになるよう揮発性スタテイツクメモリセル１
のフリツプフロツプ回路がセツトされる。
本実施例の変形例が第４図および第５図に示さ
れる。第４図および第５図の回路は第３図の不揮
発性メモリセル部４のトランジスタQ8の近傍を
部分的に示したものである。第４図の回路は、第
３図の回路に比べてノードN2とトランジスタQ8
の間にトランジスタQ10を設けアレイリコール信
号ARによりオンオフするようにしたものであ
る。アレイリコール信号は不揮発性メモリセル部
４のデータを揮発性メモリセル部１に転送する場
合に短時間だけ高レベルにされる。これにより不
揮発性メモリセル部のデータを揮発性メモリセル
部に転送する場合、もしトランジスタQ8のフロ
ーテイングゲート回路に正電荷が充電されており
該トランジスタQ8がオンとなつている場合はト
ランジスタQ10が短時間だけオンとなることによ
つてノードN2の電圧を引き下げる働きをする。
このような動作により、リコール用キヤパシタ
C4を第５図の変形例のように省略することもで
きる。これにより半導体基板上におけるメモリセ
ルの専有面積を少なくすることが可能になる。ま
たトランジスタQ10がカツトオフしている時は、
トランジスタQ8のドレイン電圧が低レベルとな
るためドレインからゲートにホツトエレクトロン
がとび込むことがなくなりフローテイングゲート
回路の電荷量の変動が防止され長時間にわたり安
定にデータ保持を行うことが可能になる。
れる。第４図および第５図の回路は第３図の不揮
発性メモリセル部４のトランジスタQ8の近傍を
部分的に示したものである。第４図の回路は、第
３図の回路に比べてノードN2とトランジスタQ8
の間にトランジスタQ10を設けアレイリコール信
号ARによりオンオフするようにしたものであ
る。アレイリコール信号は不揮発性メモリセル部
４のデータを揮発性メモリセル部１に転送する場
合に短時間だけ高レベルにされる。これにより不
揮発性メモリセル部のデータを揮発性メモリセル
部に転送する場合、もしトランジスタQ8のフロ
ーテイングゲート回路に正電荷が充電されており
該トランジスタQ8がオンとなつている場合はト
ランジスタQ10が短時間だけオンとなることによ
つてノードN2の電圧を引き下げる働きをする。
このような動作により、リコール用キヤパシタ
C4を第５図の変形例のように省略することもで
きる。これにより半導体基板上におけるメモリセ
ルの専有面積を少なくすることが可能になる。ま
たトランジスタQ10がカツトオフしている時は、
トランジスタQ8のドレイン電圧が低レベルとな
るためドレインからゲートにホツトエレクトロン
がとび込むことがなくなりフローテイングゲート
回路の電荷量の変動が防止され長時間にわたり安
定にデータ保持を行うことが可能になる。
発明の効果
本発明によれば、揮発性スタテイツクメモリセ
ルにおけるフリツプフロツプの出力の一方の情報
のみで動作を可能とし、それにより、集積回路の
パターンを設計するに当つて自由度を増加させ、
トンネルキヤパシタの使用個数を１個に抑えて製
造歩留りを保持しつつ、集積回路のパターン面積
を小さくすることができる。
ルにおけるフリツプフロツプの出力の一方の情報
のみで動作を可能とし、それにより、集積回路の
パターンを設計するに当つて自由度を増加させ、
トンネルキヤパシタの使用個数を１個に抑えて製
造歩留りを保持しつつ、集積回路のパターン面積
を小さくすることができる。
第１図は従来形の不揮発性スタテイツクランダ
ムアクセスメモリ装置に用いられるメモリセルの
回路図、第２図は他の１つの従来形の不揮発性ス
タテイツクランダムアクセスメモリ装置に用いら
れるメモリセルの回路図、第３図は本発明の一実
施例としての不揮発性ランダムアクセスメモリ装
置に用いられるメモリセルの回路図、および第４
図および第５図は第３図のメモリセルの変形を示
す部分的な回路図である。 １……揮発性スタテイツクメモリセル部、２，
３，４……不揮発性メモリセル部、C1，C2，C3，
C4，C5……キヤパシタ、CM1，CM2……キヤパ
シタモジユール、D1，D2，D3，D4，D5，D6……
電極、Q1，Q2，Q3，Q4，Q5，Q6，Q7，Q8，Q10
……MISトランジスタ、TC1，TC2，TC3……ト
ンネルキヤパシタ。
ムアクセスメモリ装置に用いられるメモリセルの
回路図、第２図は他の１つの従来形の不揮発性ス
タテイツクランダムアクセスメモリ装置に用いら
れるメモリセルの回路図、第３図は本発明の一実
施例としての不揮発性ランダムアクセスメモリ装
置に用いられるメモリセルの回路図、および第４
図および第５図は第３図のメモリセルの変形を示
す部分的な回路図である。 １……揮発性スタテイツクメモリセル部、２，
３，４……不揮発性メモリセル部、C1，C2，C3，
C4，C5……キヤパシタ、CM1，CM2……キヤパ
シタモジユール、D1，D2，D3，D4，D5，D6……
電極、Q1，Q2，Q3，Q4，Q5，Q6，Q7，Q8，Q10
……MISトランジスタ、TC1，TC2，TC3……ト
ンネルキヤパシタ。
Claims (1)
- 【特許請求の範囲】 １ 揮発性メモリセル部と、該揮発性メモリセル
部の記憶情報を待避させるための不揮発性メモリ
セル部とが対になつて１つのメモリセルが構成さ
れ、前記揮発性メモリセル部は交差接続された第
１、第２のトランジスタを有し、前記不揮発性メ
モリセル部は、 ゲートが該第２のトランジスタのゲートに接続
され、該揮発性メモリセル部の記憶情報に応じて
オン、オフする第３のトランジスタと、一方の電
極がそれぞれ該第３のトランジスタへ接続された
第１、第２のキヤパシタと、該第２のキヤパシタ
の他方の電極に一方の電極が接続され、電極間で
トンネル効果を生ずる第３のキヤパシタと、該第
３のキヤパシタの他方の電極に一方の電極が接続
された第４のキヤパシタと、該第３、４のキヤパ
シタの共通接続点に接続され、前記第３のトラン
ジスタの一方の電極をゲートに接続された第４の
トランジスタと、該第２、第３のキヤパシタの接
続点にゲートが接続され、且つ該ゲートがフロー
テイング状態にある第５のトランジスタとを具備
し、 前記第１、第４のキヤパシタの他方の電極へ書
込み電圧を印加することで、前記揮発性メモリセ
ル部の記憶情報が前記不揮発性メモリセル部へ書
込まれ、該揮発性メモリセル部が、前記第５のト
ランジスタからの信号を前記第１のトランジスタ
のゲートに与えることによつて、該不揮発性メモ
リセル部の記憶情報が該揮発性メモリセル部へリ
コールされることを特徴とする不揮発性ランダム
アクセスメモリ装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038831A JPS60185298A (ja) | 1984-03-02 | 1984-03-02 | 不揮発性ランダムアクセスメモリ装置 |
| US06/659,191 US4630238A (en) | 1983-10-14 | 1984-10-09 | Semiconductor memory device |
| EP84306978A EP0147019B1 (en) | 1983-10-14 | 1984-10-12 | Semiconductor memory device |
| EP91121355A EP0481532B1 (en) | 1983-10-14 | 1984-10-12 | Semiconductor memory device |
| DE3486418T DE3486418T2 (de) | 1983-10-14 | 1984-10-12 | Halbleiterspeicheranordnung |
| DE8484306978T DE3486094T2 (de) | 1983-10-14 | 1984-10-12 | Halbleiterspeicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038831A JPS60185298A (ja) | 1984-03-02 | 1984-03-02 | 不揮発性ランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60185298A JPS60185298A (ja) | 1985-09-20 |
| JPH039560B2 true JPH039560B2 (ja) | 1991-02-08 |
Family
ID=12536168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59038831A Granted JPS60185298A (ja) | 1983-10-14 | 1984-03-02 | 不揮発性ランダムアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60185298A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011123987A (ja) * | 2009-12-09 | 2011-06-23 | Samsung Electronics Co Ltd | 不揮発性論理回路、該不揮発性論理回路を備える集積回路、及び該集積回路の動作方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256296A (ja) * | 1986-04-30 | 1987-11-07 | Fujitsu Ltd | 半導体不揮発性記憶装置 |
-
1984
- 1984-03-02 JP JP59038831A patent/JPS60185298A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011123987A (ja) * | 2009-12-09 | 2011-06-23 | Samsung Electronics Co Ltd | 不揮発性論理回路、該不揮発性論理回路を備える集積回路、及び該集積回路の動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60185298A (ja) | 1985-09-20 |
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